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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 310/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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7-22
MPC106 PCIB/MC User's Manual
MOTOROLA
When the MPC106 detects a read to the CONFIG_DATA register, it checks the enable flag
and the device number in the CONFIG_ADDR register. If the enable bit is set, the bus
number corresponds to the local PCI bus (bus number = 0x00), the device number is all 1s
(0b1_1111), the function number is all 1s (0b111), and the register number is zero
(0b00_0000), then the MPC106 performs an interrupt-acknowledge transaction. If the bus
number indicates a nonlocal PCI bus, the MPC106 performs a type 1 configuration cycle
translation, similar to any other configuration cycle for which the bus number does not
match.
The address phase contains no valid information other than the interrupt-acknowledge
command (C/BE[3–0] = 0b0000). There is no explicit address, however AD[31–0] are
driven to a stable state and parity is generated. Only one device (the system interrupt
controller) on the PCI bus should respond to the interrupt-acknowledge command by
asserting DEVSEL. All other devices on the bus should ignore the interrupt-acknowledge
command.
During the data phase, the responding device returns the interrupt vector on AD[31–0]
when TRDY is asserted. The size of the interrupt vector returned is indicated by the byte
enable signals.
The MPC106 also provides a direct method for generating PCI interrupt-acknowledge
transactions. For address map A, 60x reads to 0xBFFF_FFF0 generate PCI interrupt
acknowledge transactions. For address map B and the emulation mode address map, 60x
reads to any location in the address range 0xFEF0_0000–FEFF_FFFF generate PCI
interrupt-acknowledge transactions. Note that 60x writes to these addresses cause the
MPC106 to assert the TEA signal (if enabled).
7.4.6.2 Special-Cycle Transactions
The special-cycle command provides a mechanism to broadcast select messages to all
devices on the PCI bus. The special-cycle command contains no explicit destination
address, but is broadcast to all PCI agents.
When the MPC106 detects a write to the CONFIG_DATA register, it checks the enable flag
and the device number in the CONFIG_ADDR register. If the enable bit is set, the bus
number corresponds to the local PCI bus (bus number = 0x00), the device number is all 1s
(0b1_1111), the function number is all 1s (0b111), and the register number is zero
(0b00_0000), then the MPC106 performs a special-cycle transaction on the local PCI bus.
If the bus number indicates a nonlocal PCI bus, the MPC106 performs a type 1
configuration cycle translation, similar to any other configuration cycle for which the bus
number does not match.
The address phase contains no valid information other than the special-cycle command
(C/BE[3–0] = 0b0001). There is no explicit address, however AD[31–0] are driven to a
stable state and parity is generated. During the data phase, AD[31–0] contain the special-
cycle message and an optional data field. The special-cycle message is encoded on the
16 least-significant bits (AD[15–0]); the optional data field is encoded on the most-
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