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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 113/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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3-30
MPC106 PCIB/MC User's Manual
MOTOROLA
3.2.5.2 Error Enabling Registers
Error enabling registers 1 and 2 (ErrEnR1 and ErrEnR2), shown in Figure 3-14 and
Figure 3-15, control whether the MPC106 recognizes and reports specific error conditions.
Table 3-18 describes the bits of ErrEnR1 and Table 3-19 describes the bits of ErrEnR2.
Figure 3-14. Error Enabling Register 1 (ErrEnR1)
Table 3-18. Bit Settings for Error Enabling Register 1 (ErrEnR1)—0xC0
Bit
Name
Reset
Value
Description
7
PCI received
target-abort enable
0
This bit enables the reporting of target-abort errors that occur on the
PCI bus for transactions involving the MPC106 as a master.
0
Received PCI target-abort error disabled
1
Received PCI target-abort error enabled
6
PCI target PERR
enable
0
This bit enables the reporting of data parity errors on the PCI bus for
transactions involving the MPC106 as a target.
0
Target PERR disabled
1
Target PERR enabled
5
Memory select error
enable
0
This bit enables the reporting of memory select errors that occur on
(attempted) accesses to system memory.
0
Memory select error disabled
1
Memory select error enabled
4
Memory refresh
overflow enable
0
This bit enables the reporting of memory refresh overflow errors.
0
Memory refresh overflow disabled
1
Memory refresh overflow enabled
3
PCI master PERR
enable
0
This bit enables the reporting of data parity errors on the PCI bus for
transactions involving the MPC106 as a master.
0
Master PERR disabled
1
Master PERR enabled
2
Memory
parity/ECC enable
0
This bit enables the reporting of system memory read parity errors
that occur on accesses to system memory or exceeding the ECC
single-bit error threshold.
0
Memory read parity/ECC single-bit threshold disabled
1
Memory read parity/ECC single-bit threshold enabled
7
6
5
4
3
2
1
0
PCI Received Target-Abort Enable
Memory Select Error Enable
PCI Target PERR Enable
Memory Parity/ECC Enable
PCI Master-Abort Error Enable
60x Bus Error Enable
Memory Refresh Overflow Enable
PCI Master PERR Enable
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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