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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 219/398頁(yè) |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-43
5.6.1 External L2 Cache Operation
When an externally-controlled L2 cache is used, the MPC106 samples the HIT input signal
when CF_L2_HIT_DELAY expires. For 60x cycles, if HIT is asserted, the external L2
cache drives AACK and TA to complete the transaction without the MPC106 initiating a
system memory transfer. The external L2 cache can assert ARTRY to retry 60x cycles, and
requests the bus through BRL2 to perform L2 cast-out operations. The MPC106 grants the
address and data bus to the external L2 cache by asserting BGL2 and DBGL2, respectively.
The external L2 cache must qualify the BGL2 by ARTRY and take care not to take the bus
in the ARTRY window or the window of opportunity. If the external L2 cache asserts
ARTRY, it should not assert HIT. If the external L2 cache asserts ARTRY, it should assert
ARTRY on or before the clock cycle when HIT is valid and hold ARTRY asserted until one
clock after AACK.
If the external L2 cache asserts ARTRY for a snoop push, it should assert BRL2 in the
ARTRY window as well as in the window of opportunity. If a processor also asserts bus
request in the window of opportunity, the MPC106 will grant the bus to the processor (an
L1 snoop push has the highest priority and always takes precedence over an L2 snoop
push). If a processor does not request the bus in the window of opportunity, the bus will be
granted to the external L2 cache. Since a processor can assert ARTRY without asserting bus
request (even though it has dirty data), the snoop has to be repeated after the external L2
cache snoop push until ARTRY is not asserted. A system using an external L2 cache
controller must operate with snoop looping enabled (PICR1[CF_LOOP_SNOOP] = 1).
For a PCI read snoop, the external L2 cache snoop push data will be forwarded to PCI as
well as to memory. For a normal PCI write (not write-with-invalidate) snoop, the external
L2 cache push data will be merged with the PCI data. Then, the result will be written to
memory. For a PCI write-with-invalidate snoop, the external L2 cache should invalidate the
cache line without a snoop push.
5.6.2 External L2 Cache Controller Interface Parameters
The CF_EXTERNAL_L2 and CF_L2_MP parameters are used to enable and disable the
MPC106’s external L2 cache controller interface. The following L2 cache interface
parameters, described in Section 5.4, “L2 Cache Interface Parameters,” should be set
properly before the external L2 cache controller interface is enabled:
CF_L2_HIT_DELAY
CF_TOE_WIDTH
CF_CBA_MASK
CF_FAST_L2_MODE
CF_CACHE_1G
Note that the external L2 cache modes are selected by the CF_EXTERNAL_L2 and
CF_L2_MP parameters only. The external L2 cache controller interface is enabled
whenever the external L2 cache modes are selected and disabled whenever the external L2
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