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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 145/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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3-62
MPC106 PCIB/MC User's Manual
MOTOROLA
6
CF_TOE_WIDTH
0
TOE active pulse width. This bit controls the number of clock
cycles that TOE is held asserted during L2 tag
cast-out/copy-back operations.
0
2 clock cycles
1
3 clock cycles
5–4
CF_L2_SIZE
00
L2 cache size. These bits indicate the size of the L2 cache.
00
256 Kbytes
01
512 Kbytes
10
1 Mbyte
11
Reserved
3–2
CF_APHASE_WS
11
Address phase wait states. These bits control the minimum
number of address phase wait states (in clock cycles) for
processor-initiated operations.
00
0 wait states
01
1 wait state
10
2 wait states
11
3 wait states
1
CF_DOE
0
L2 first data read access timing. For synchronous burst
SRAM configurations, this bit controls the number of clock
cycles from DOE assertion to valid data on the first read
access. Note that this bit has no effect on the external L2
cache controller operation. See Section 5.4.2.2, “CF_DOE,”
for more information.
0
1 clock cycle
1
2 clock cycles
For asynchronous SRAM configurations, this bit controls the
first data access timing of pipelined read cycles.
0
3-2-2-2/2-2-2-2 timing (2 clocks)
1
3-2-2-2/3-2-2-2 timing (3 clocks)
0
CF_WDATA
0
This bit has different functions depending on the L2 data RAM
configuration. See Section 5.4.2.3, “CF_WDATA,” for more
information.
For synchronous burst SRAM configurations, this bit is
reserved and must be cleared to 0.
For pipelined burst SRAMs, this bit indicates ADSC-only or
ADSP mode. See Section 5.1.4, “Pipelined Burst SRAMs,” for
more information.
0
ADSC-only mode
1
ADSP mode (TS is connected to ADSP on the L2 data
RAM)
For asynchronous SRAMs, this bit indicates the DWEntiming:
0
DWEnis negated on the falling clock edge of the cycle
when TA is asserted.
1
DWEnis negated on the rising clock edge when TA is
negated.
Table 3-37. Bit Settings for PICR2—0xAC (Continued)
Bit
Name
Reset
Value
Description
相關PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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