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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 82/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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2-44
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.8.2 ROM Bank 0 Data Path Width (FOE)—Input
The ROM bank 0 data path width configuration signal uses FOE as a configuration input.
Following is the state meaning for the FOE configuration signal.
State Meaning
High—Configures ROM bank 0 for an 8-bit data path.
Low—Configures ROM bank 0 for a 64-bit data path.
2.2.8.3 Clock Mode (PLL[0–3])—Input
The clock mode (PLL[0–3]) configuration signals are dedicated inputs on the MPC106.
Following is the state meaning for the PLL[0–3] configuration signals.
State Meaning
High/Low—Configures the operation of the PLL and the internal
clock (core) frequency. Settings are based on the desired PCI bus and
core frequency of operation. See Section 2.3, “Clocking,” for more
information.
2.2.8.4 ROM Location (RCS0)—Input
The ROM location configuration signal uses RCS0 as a configuration input. Following is
the state meaning for the RCS0 configuration signal.
State Meaning
High—Indicates that ROM is located on the 60x processor/memory
bus.
Low—Indicates that ROM is located on the PCI bus. Note that the
parameter, PICR2[CF_FF0_LOCAL], may be used to remap the
lower half of ROM space (0xFF00_000–0xFF7F_FFFF) back to the
60x processor/memory bus. See Section 6.5, “ROM/Flash Interface
Operation,” for more information.
2.3 Clocking
The MPC106 requires a single system clock input, SYSCLK. The SYSCLK frequency
dictates the frequency of operation for the PCI bus. An internal PLL on the MPC106
generates a master clock that is used for all of the internal (core) logic. The master clock
provides the core frequency reference and is phase-locked to the SYSCLK input. The 60x
processor, L2 cache, and memory interfaces operate at the core frequency.
The internal PLL on the MPC106 generates a core frequency either equal to the SYSCLK
frequency (x1), twice (x2), or three times (x3) the frequency of SYSCLK (see Figure 2-2)
depending on the clock mode configuration signals (PLL[0–3]). The core frequency is
phase-locked to the rising edge of SYSCLK. Note that SYSCLK is not required to have a
50% duty cycle.
相關(guān)PDF資料 |
PDF描述 |
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