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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 264/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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6-44
MPC106 PCIB/MC User's Manual
MOTOROLA
The value for PGMAX depends on the specific SDRAM devices used, the ROM system,
and the operating frequency of the MPC106. When the interval specified by PGMAX
expires, the MPC106 must close the active page by issuing a precharge bank command.
PGMAX must be sufficiently less than the maximum row active time for the SDRAM
device to ensure that the issuing of a precharge command is not stalled by a memory access.
If a memory access is in progress at the time PGMAX expires, the MPC106 must wait for
the access to complete before issuing the precharge command to the SDRAM. In the worst
case, the MPC106 initiates a memory access one clock cycle before PGMAX expires. If
ROM is located on the 60x/memory bus, the longest access that could potentially stall a
precharge is a burst read from ROM. If ROM is located on the PCI bus, the longest memory
access is a burst read from the SDRAM.
The MPC106 also requires two clock cycles to issue a precharge bank command to the
SDRAM device. So, the PGMAX interval must be further reduced by two clock cycles.
Therefore, PGMAX should be programmed according to the following equation, and
shown in Figure 6-24:
PGMAX < [t
RAS(MAX)
– (worst case memory access) – 2]
÷
64
Figure 6-24. PGMAX Parameter Setting for SDRAM Interface
For example, consider a system with a 60x bus clock frequency of 66 MHz using SDRAMs
with a maximum row active time (t
RAS(MAX)
) of 100
μ
s. The maximum number of clock
cycles between activate bank and precharge bank commands is 66 MHz
x
100
μ
s = 6600
clock cycles.
If the system uses 8-bit ROMs on the 60x/memory bus, a burst read from ROM follows the
timing shown in Figure 6–40. Also affecting the ROM access time is
MCCR2[TS_WAIT_TIMER]. The minimum time allowed for ROM devices to enter high
impedance is two clock cycles. TS_WAIT_TIMER adds clocks (n–1) to the minimum
disable time. This delay is enforced after all ROM accesses preventing any other memory
access from starting. Therefore a burst read from an 8-bit ROM takes:
{[(ROMFAL + 2) x 8 + 3] x 4 + 5} + [2 + (TS_WAIT_TIMER – 1)] clock cycles
So, if MCCR1[ROMFAL] = 4 and MCCR2[TS_WAIT_TIMER] = 3, the interval for a 60x
burst read from an 8-bit ROM takes:
{[(4 + 2) x 8 + 3] x 4 + 5} + [2 + (3 – 1)] = 209 + 4 = 213 clock cycles
Worst case mem access time
t
RAS(MAX)
for SDRAM device
PGMAX x 64
2 clocks
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