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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 61/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-23
Timing Comments
Assertion/Negation—The HIT signal is valid when the L2 hit delay
after TS expires, and held valid until the end of the address phase.
The L2 hit delay is programmable by using the
PICR2[CF_L2_HIT_DELAY] parameter.
2.2.3.1.12 Tag Output Enable (TOE)—Output
The tag output enable (TOE) signal is an output on the MPC106. Following are the state
meaning and timing comments for the TOE signal.
State Meaning
Asserted—Indicates that the tag RAM should drive its indexed
content onto the 60x address bus.
Negated—Indicates that the tag RAM output should be released to
the high-impedance state.
Timing Comments
Assertion/Negation—Asserted for two or three clock cycles for tag
read operations during L2 copy-back cycles (depending on
PICR2[CF_TOE_WIDTH]); see Chapter 5, “Secondary Cache
Interface,” for more detailed timing information.
2.2.3.1.13 Tag Valid (TV)—Output
The tag valid (TV) signal is an output on the MPC106. The polarity of the TV signal is
programmable by using the PICR2[CF_MOD_HIGH] parameter; see Section 3.2.7,
“Processor Interface Configuration Registers,” for more information. Also, note that this
signal has an on-chip pull-up resistor. Following are the state meaning and timing
comments for the TV signal.
State Meaning
Asserted—Indicates that the current L2 cache line should be marked
valid.
Negated—Indicates that the current L2 cache line should be marked
invalid.
Timing Comments
Assertion/Negation—The TV signal is valid when tag write enable
(TWE) is asserted to update the tag status. TV is held valid for one
clock cycle after TWE is negated. Otherwise, TV is normally driven
for tag lookup operations.
High-impedance—The TV signal is either released to a high-
impedance state during tag read operations or always driven
depending upon the parameters PICR2[CF_FAST_CASTOUT] and
PICR2[CF_HOLD]; see Section 3.2.7, “Processor Interface
Configuration Registers,” for more information.
2.2.3.1.14 Tag Write Enable (TWE)—Output
The tag write enable (TWE) signal is an output on the MPC106. Following are the state
meaning and timing comments for the TWE signal.
State Meaning
Asserted—Indicates that the tag address, valid, and dirty bits should
be updated.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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