參數(shù)資料
型號： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 282/398頁
文件大?。?/td> 1112K
代理商： MPC106
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6-62
MPC106 PCIB/MC User's Manual
MOTOROLA
Figure 6-35. 1-Mbyte Flash System
The MPC106 supports an 8- or 64-bit data path to bank 0. A configuration signal (FOE)
sampled at reset, determines the bus width of the ROM or Flash device (8-bit or 64-bit) in
bank 0. The data bus width for ROM bank 1 is always 64 bits.
The most-significant ROM/Flash address bit (AR0) is only supported for bank 0 when
using the 8-bit data path. The extra address bit allows for up to 2 Mbytes of ROM/Flash
space in bank 0 for the 8-bit data path configuration. For the 64-bit data path, 20 address
bits (AR[1–20]) allows for up to 8 Mbytes per bank.
For systems using the 8-bit interface to bank 0, the ROM/Flash device must be connected
to the most-significant byte lane of the data bus (DH[0–7]). The MPC106 performs byte
lane alignment for single-byte reads from ROM/Flash memory. The MPC106 can also
perform byte gathering (up to eight bytes) for ROM/Flash read operations. The data bytes
are gathered and aligned within the MPC106, then forwarded to the 60x processor.
D[0–7]
OE
WE
CE
VPP
PWD
A[0–18]
512Kx8
FLASH
DH[0–31],
DL[0–31]
BCTL0
BCTL1
PPEN
AR[9–20]
AR[1–8]
RCS0
FOE
WE
A[0–18]
PWD
VPP
CE
WE
OE
Buffers
Buffers
Data path to/from 60x
Transceiver
Write parity from 60x
Data path to/from DRAM/EDO array
Transceiver
System Flash
write detect
ancontrol
Bank
decode
Parity path to/from DRAM/EDO array
Address path to DRAM/EDO array
512Kx8
FLASH
D[0–7]
Bank A
Bank B
Programming voltage
power supply
AR1
MPC106
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PDF描述
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