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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 232/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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6-12
MPC106 PCIB/MC User's Manual
MOTOROLA
6.3.4 DRAM/EDO Interface Timing
System software is responsible for optimal configuration of the DRAM/EDO
programmable timing parameters (RP
1
, RCD
2
, CAS
3
, CP
4
, CAS
5
, and CPX) at reset. The
programmable timing parameters are applicable to both read and write timing
configuration. The CAS write timing modifier (CPX) compensates for data propagation
delays by adjusting the CAS timing parameters (CP
4
and CAS
5
) during burst write
operations. The configuration process must be completed, before any accesses to
DRAM/EDO are attempted.
Note that if the CF_L2_HIT_DELAY parameter is programmed to three clock cycles, then
the RAS to CAS delay (RCD
2
) must be programmed to three or more clock cycles. Also
note that the MPC106 should never be programmed such that successive assertions of CAS
within a burst will have more than eight PCI clocks between the start of assertions. This
should be easy to achieve with existing DRAM/EDO technology.
Table 6-3. Supported Memory Interface Configurations
Memory Interface Parameter
PCKEN
ECC_EN
EDO
RAM_TYPE
RMW_PAR
WCBUF
RCBUF
x
0
(ECC
disabled)
x
(DRAM or
EDO)
1
(DRAM or
EDO)
x
1
x
(flow-through,
latched, or
registered
type)
x
(flow-through,
latched, or
registered
type)
x
0
(ECC
disabled)
x
(DRAM or
EDO)
x
(DRAM,
EDO, or
SDRAM)
x
1
x
(flow-through
or registered
type)
x
(flow-through
or registered
type)
x
3
1
(ECC
enabled)
4
0
(DRAM)
1
(DRAM)
0
(RMW parity
disabled)
x
(flow-through,
latched, or
registered
type)
x
(flow-through,
latched, or
registered
type)
x
3
1
(ECC
enabled)
4
1
(EDO)
1
(DRAM)
0
(RMW parity
disabled)
0
(flow-through)
5
0
(flow-through)
5
Notes:
1. Parity checking must be enabled (PCKEN = 1) when RMW parity is enabled (RMW_PAR = 1).
2. SDRAM systems cannot use latched buffers. Therefore, [WCBUF, RCBUF] can be 0b00 or 0b11,
but not 0b01.
3. To enable L2 parity checking when ECC is enabled, parity checking must be enabled (PCKEN = 1).
4. SDRAM systems cannot use ECC.
5. Systems with EDO and latched buffers can use ECC, but the EDO parameter must be set for DRAM
(EDO = 0).
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