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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 187/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-11
The TV signal is in a high-impedance state when the MPC106 is configured for a
uniprocessor system without an L2 cache, or a multiprocessor system.
5.2.4 L2 Cache Cast-Out Operations
For L2 cast-outs, the MPC106 normally drives ARTRY to retry the 60x processor
transaction that caused the L2 cast-out and performs a tag RAM and data RAM read to
retrieve the dirty address and data. After the tag RAM read completes, the processor restarts
the memory transaction that caused the cast-out. Since the tag RAM read takes a
considerable number of clock cycles, it delays the memory access. In the case of a
processor burst read that causes a cast-out, the MPC106 does not retry the processor read
transaction. Instead, the MPC106 asserts AACK for the processor transaction, and starts the
L2 cast-out (tag RAM and data RAM read) and the memory read access in parallel. The
memory read output enable (CAS
n
) signals are delayed until the L2 cast-out is completed.
This effectively overlaps the RAS
n
access of the memory transaction with the L2 cast-out,
so the processor read data is ready as soon as the L2 cast-out is completed.
To get the address for L2 cast-outs, the MPC106 drives the low-order bits and asserts TOE.
The MPC106 latches only the address bits from the tag data signals during tag read
transactions. The L2 cache line status is not used. Once the address is known for the line
being written to memory, the line status in the L2 tag must be updated. When configured
for normal cast-out timing (CF_FAST_CASTOUT = 0), the MPC106 drives all the address
bits, TV, and DIRTY_OUT, and asserts TWE to perform the tag update. When configured
for fast cast-out timing (CF_FAST_CASTOUT = 1), the MPC106 performs the tag update
during the last clock of the tag read. In the fast cast-out mode, the TV and DIRTY_OUT
signals are driven when TOE is asserted, and TWE is asserted during the last clock cycle of
TOE to update the tag RAM status.
5.2.5 L2 Cache Parity
The MPC106 internal L2 cache controller supports parity generation and checking for data
in the L2 cache. The parity signals from the L2 data RAMs connect to the 60x/memory
parity signals. Parity generation and checking is controlled through the
L2_PARITY_ERROR_ENABLE parameter in error enabling register 2. Note that memory
parity checking/generation (MCCR1[PCKEN]) must also be enabled.
The parity signals are valid with the data on writes to the L2 data RAMs. When reading
from the L2 data RAMs, the MPC106 checks parity at the assertion of TA.
Since the MPC106 uses the parity signals for ROM address bits during ROM accesses, L2
cache line fills from ROM cannot reflect correct parity. Therefore, the MPC106 does not
perform parity checking during L2 cache read operations within the ROM address space.
Processor parity checking should be disabled when accessing the ROM address space to
avoid machine check exceptions or a checkstop state. Accesses to ROM in the PCI memory
space are not cached by the MPC106.
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