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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 78/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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2-40
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.5.14.3 Memory Acknowledge (MEMACK)—Output
The memory acknowledge (MEMACK) signal is an output signal on the MPC106.
Following is the state meaning for the MEMACK output signal.
State Meaning
Asserted—Indicates that the MPC106 has flushed all of its current
operations and has blocked all 60x transfers except snoop copy-back
operations. The MPC106 asserts MEMACK in response to the
assertion of FLSHREQ, after the flush is complete.
Negated—Indicates the MPC106 may still have operations in its
queues. The MPC106 negates MEMACK two cycles after
FLSHREQ is deasserted.
2.2.5.14.4 Modified Memory Interrupt Request (PIRQ)—Output
The modified memory interrupt request (PIRQ) signal is an output signal on the MPC106.
The
polarity
of
the
PIRQ
signal
ESCR1[PIRQ_ACTIVE_HIGH] parameter; see Section 3.2.9, “Emulation Support
Configuration Registers,” for more information. Note that the PIRQ signal is only
meaningful in the emulation mode address map. See Section 7.8, “Emulation Support,” for
more information. Following is the state meaning for the PIRQ output signal.
State Meaning
Asserted—Indicates that software has not recorded a PCI to system
memory write operation.
Negated—Indicates either that software has recorded all PCI to
system memory writes or that no writes have occurred.
is
programmable
by
using
the
2.2.6 Interrupt, Clock, and Power Management Signals
The MPC106 coordinates interrupt, clocking, and power management signals across the
memory bus, the PCI bus, and the 60x processor bus. This section provides a brief
description of these signals.
2.2.6.1 Test Clock (CK0)—Output
The test clock (CK0) signal is an output on the MPC106. This signal provides a means to
test or monitor the internal PLL output or the bus clock frequency. The CK0 clock should
be used for testing purposes only. It is not intended as a reference clock signal.
2.2.6.2 Hard Reset (HRST)—Input
The hard reset (HRST) signal is an input on the MPC106. Following are the state meaning
and timing comments for the HRST input signal.
State Meaning
Asserted—Initiates a complete hard reset of the MPC106. During
assertion, all bidirectional signals are released to the high-impedance
state and all output signals are either in a high-impedance or inactive
state.
Negated—Indicates that normal operation should proceed.
Timing Comments
Assertion—May occur at any time, asynchronous to SYSCLK.
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