參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 66/398頁(yè)
文件大小： 1112K
代理商： MPC106
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2-28
MPC106 PCIB/MC User's Manual
MOTOROLA
the 60x processor/memory bus) are both in the system or if ECC is
enabled.
Assertion/Negation—Valid during data transfers (write or read) to or
from memory.
Timing Comments
2.2.4.5 Column Address Strobe (CAS[0–7])—Output
The eight column address strobe (CAS[0–7]) signals are outputs on the MPC106. CAS0
connects to the most-significant byte select. CAS7 connects to the least-significant byte
select. Following are the state meaning and timing comments for the CAS
n
output signals.
State Meaning
Asserted—Indicates that the DRAM (or EDO) column address is
valid and selects one of the columns in the row.
Negated—For DRAMs, indicates CAS precharge; the current
DRAM data transfer has completed.
–or–
For EDO DRAMs, indicates CAS precharge; the current data
transfer completes in the first clock cycle of CAS precharge.
Timing Comments
Assertion—The MPC106 asserts CAS
n
two to eight clock cycles
after the assertion of RAS
n
(depending on the setting of the
MCCR3[RCD
2
] parameter). See Section 6.3.4, “DRAM/EDO
Interface Timing,” for more information.
2.2.4.6 SDRAM Clock Enable (CKE)—Output
The SDRAM clock enable (CKE) signal is an output on the MPC106. Following are the
state meaning and timing comments for the CKE output signal.
State Meaning
Asserted—Enables the internal clock circuit of the SDRAM memory
device. Also, CKE is part of the SDRAM command encoding.
Negated—Disables the internal clock circuit of the SDRAM
memory device. Also, CKE is part of the SDRAM command
encoding. Note that the MPC106 negates CKE during certain system
power-down situations.
Timing Comments
Assertion—CKE is valid on the rising edge of the 60x bus clock. See
Section 6.4, “SDRAM Interface Operation,” for more information.
2.2.4.7 SDRAM Command Select (CS[0–7])—Output
The eight SDRAM command select (CS[0–7]) signals are output on the MPC106.
Following are the state meaning and timing comments for the CS
n
output signals.
State Meaning
Asserted—Selects an SDRAM bank to perform a memory operation.
Negated—Indicates no SDRAM action during the current cycle.
Timing Comments
Assertion—The MPC106 asserts the CS
n
signal to begin a memory
cycle. For SDRAM, CS
n
must be valid on the rising edge of the 60x
bus clock.
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