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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 163/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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4-10
MPC106 PCIB/MC User's Manual
MOTOROLA
The MPC106 performs pipelined data bus operations strictly in order with the associated
address operations. Figure 4-6 shows how address pipelining allows address tenures to
overlap the associated data tenures.
Figure 4-6. Address Pipelining
4.3.2 Address Transfer Attribute Signals
During the address transfer phase of an address tenure, the address of the bus operation to
be performed is placed on address signals (A[0–31]), along with the appropriate parity bits.
In addition to the address signals, the bus master provides three other types of signals
during the address transfer to indicate the type and size of the transfer; these are the transfer
type (TT[0–4]), transfer size (TSIZ[0–2]), and transfer burst (TBST) signals. These signals
are discussed in the following sections.
4.3.2.1 Transfer Type Signal Encodings
The TT[0–4] signals define the nature of the transfer that is being requested. The transfer
type encoding indicates whether the transfer is to be an address-only transaction or both
address and data. These signals can be originated by either the address bus master or the
MPC106, depending on the nature of the bus transaction. Transfer type signals originating
from the MPC106 occur due to snoop operations caused by PCI bus accesses to memory.
Table 4-1 describes the MPC106’s response to transfer type signals driven by an address
bus master on the 60x bus.
Table 4-1. MPC106 Responses to 60x Transfer Type Signals
TT[0–4]
Bus Operation
Class of
Operation
TEA
MPC106 Response
01010
Read
Normal
—
Read, assert AACK and TA.
01110
Read-with-intent-to-
modify
Normal
—
Read, assert AACK and TA.
11010
Read atomic
Normal
—
Read, assert AACK and TA.
11110
Read-with-intent-to-
modify-atomic
Normal
—
Read, assert AACK and TA.
60x Bus Clock
TS
60x Address
AACK
DBG
TA
60x Data
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PDF描述 |
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