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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 338/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 9. Error Handling
9-7
individual data path sized (8- or 64-bit) write operations. Attempts to write to Flash with a
data size other than the full data path size will cause a Flash write error.
9.3.2 Memory Interface
The memory interface of the MPC106 detects read parity, ECC, memory select, and refresh
overflow errors. The MPC106 detects parity errors on the data bus during DRAM/EDO
read cycles or during L2 cache read cycles. When ECC is enabled, the memory controller
can detect single-bit and multibit errors for system memory read transactions. Since the
ECC logic corrects single-bit errors, they are reported only when the number of errors in
the ECC single-bit error counter register equals the threshold value in the ECC single-bit
error trigger register. A memory select error occurs when the address for a system memory
transaction falls outside of the physical memory boundaries. A refresh overflow error
occurs when there is no refresh transaction within a period that is equivalent to 16 refresh
cycles.
In all cases, if the memory transaction was initiated by a PCI master, ErrDR1[3] is set; if
the memory transaction was initiated by the 60x processor, ErrDR1[3] is cleared.
ErrDR2[7] is cleared to indicate that the error address in the 60x/PCI error address register
is valid. If the ECC single-bit error trigger threshold is reached, then the error address will
indicate the address of the most recent ECC single-bit error. When a parity or ECC error
occurs on the last beat of a transaction and another transaction to the same page has started,
ErrDR2[7] is set to indicate that the error address in the 60x/PCI error address register is
not valid. Note that for L2 data parity errors and refresh overflow errors, the MPC106
cannot provide the error address and the corresponding bus status. In these cases,
ErrDR2[7] is set to indicate that the error address in the 60x/PCI error address register is
not valid.
If the transaction is initiated by the 60x processor, or by a PCI master with bit 6 of the PCI
command register cleared, then the error status information is latched, but the transaction
continues and terminates normally.
9.3.2.1 System Memory Read Data Parity Error
When MCCR1[PCKEN] is set, the MPC106 checks memory parity on every memory read
cycle and generates the parity on every memory write cycle that emanates from the
MPC106. When a read parity error occurs, ErrDR1[2] is set.
The MPC106 does not check parity for transactions in the system ROM address space. Note
that the processor should not check parity for system ROM space transactions as the parity
data will be incorrect for these accesses.
9.3.2.2 L2 Cache Read Data Parity Error
When ErrEnR2[4] and MCCR1[PCKEN] are set, the MPC106 checks L2 cache parity on
every L2 cache read cycle that is not in the system ROM address space. This allows ROM/
Flash data to be cached in the L2. See Section 6.5.1, “ROM/Flash Cacheability,” for more
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PDF描述 |
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