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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 385/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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Glossary-6
MPC106 PCIB/MC User's Manual
MOTOROLA
same location, cached data is typically placed in the set whose
cache
line
corresponding to that address was used least recently.
Slave
. The device addressed by a master device. The slave is identified in the
address tenure/phase and is responsible for supplying or latching the
requested data for the master during the data tenure/phase.
Snooping
. Monitoring addresses driven by a bus master to detect the need for
coherency actions.
Snoop push.
Write-backs
due to a snoop hit. The
cache line
will transition to
an invalid or exclusive state.
Synchronization.
A process to ensure that operations occur strictly
in order
.
System memory.
The physical memory available to a processor.
Target-disconnect
. The termination of a PCI cycle initiated by the target
because it is unable to respond within eight PCI clock cycles. Note
that the term ‘target-disconnect’ is often used interchangeably with
‘disconnect’.
Tenure
. The period of bus mastership. For the 60x, there can be separate
address bus tenures and data bus tenures. A tenure consists of three
phases—arbitration, transfer, termination.
Throughput
. The measure of the number of instructions that are processed
per clock cycle.
Timeout
. A
transaction termination
due to exceeding a
latency
limit. A
transaction
is not necessarily concluded when a timeout occurs.
Transaction
. A complete exchange between two bus devices. A transaction
is minimally comprised of an address tenure/phase; one or more data
tenures/phases may be involved in the exchange. There are two kinds
of transactions—address/data and address-only.
Transfer termination
. Signal that refers to both signals that acknowledge the
transfer of individual beats (of both single-beat transfer and
individual beats of a burst transfer) and to signals that mark the end
of the tenure/phase.
Word
. A 32-bit data element.
Write-back
.A memory update policy in which processor write cycles are
only required to be written to the
cache
. The data in the cache does
T
V
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC5200BV400 | MPC5200 Hardware Specifications |
| MPC5200CBV266 | MPC5200 Hardware Specifications |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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