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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 80/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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4-16
ColdFire CF4e Core User’s Manual
For More Information On This Product,
FPU Programmer’s Model
4.3.5.1 Underflow, Round, Overflow
During calculation of an arithmetic result, the FPU has more precision and range than the
64-bit double-precision format. However, the final result is a double-precision value. In
some cases, an intermediate result becomes either smaller or larger than can be
represented in double-precision. Also, the operation can generate a larger exponent or
more bits of precision than can be represented in the chosen rounding precision. For these
reasons, every arithmetic instruction ends by checking for underflow, rounding the result
and checking for overflow.
At the completion of an arithmetic operation, the intermediate result is checked to see if it
is too small to be represented as a normalized number in the selected precision. If so, the
underflow (UNFL) bit is set in FPSR[EXC]. If no underflow occurs, the intermediate
result is rounded according to the user-selected rounding precision and mode. After
rounding, the inexact bit (INEX) is set as described in Figure 4-12. Lastly, the magnitude
of the result is checked to see if it exceeds the current rounding precision. If so, the
overflow (OVFL) bit is set and a correctly signed infinity or correctly signed largest
normalized number is returned, depending on the rounding mode.
NOTE:
INEX can also be set by OVFL, UNFL, and when
denormalized numbers are encountered.
4.3.5.2 Conditional Testing
Unlike operation-dependent integer condition codes, an instruction either always sets
FPCC bits in the same way or does not change them at all. Therefore, instruction
descriptions do not include FPCC settings. This section describes how FPCC bits are set.
FPCC bits differ slightly from integer condition codes. An FPU operation’s final result sets
or clears FPCC bits accordingly, independent of the operation itself. Integer condition
codes bits N and Z have this characteristic, but V and C are set differently for different
instructions. Table 4-8 lists FPCC settings for each data type. Loading FPCC with another
combination and executing a conditional instruction can produce an unexpected branch
condition.
Table 4-8. FPCC Encodings
Data Type
N
Z
I
NAN
+ Normalized or Denormalized
0
0
0
0
– Normalized or Denormalized
1
0
0
0
+ 0
0
1
0
0
– 0
1
1
0
0
+ Infinity
0
0
1
0
– Infinity
1
0
1
0
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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