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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 250/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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10-18
ColdFire CF4E Core User’s Manual
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MMU Definition
the TLB data entry. TLB size and organization are implementation dependent. TLB entries
can be read and written through MMU registers. TLB contents are unaffected by reset.
10.5.5 MMU Operation
The processor sends instruction fetch requests and data read/write requests to the K-Bus in
the instruction and operand address generation cycles (IAG and OAG). The K-Bus
controller and memories occupy the next two pipeline stages, instruction fetch cycles 1 and
2 (IC1 and IC2) and operand fetch cycles 1 and 2 (OC1 and OC2). For late writes, optional
data pipeline stages are added to the K-Bus controller as well as any writable memories.
Table 10-11 shows the association between K-Bus memory pipeline stages and the
processor’s pipeline structures, shown in Figure 10-1.
.
Version 4 K-Buses use the same 2-cycle read pipeline developed for Version 3. Each K-Bus
has 32-bit address and 32-bit read data paths. Version 4 uses synchronous memory elements
for all memory control units. To support this, certain control information and all address
bits are sent on the K-Buses at the end of the cycle before the initial bus access cycle (J
cycle). The data K-Bus has an additional 32-bit write data path. For processor store
operations, Version 4 ColdFire uses a late-write strategy, which can require 2 additional
data K-Bus cycles. This yields the K-Bus pipeline behavior described in Table 10-12.
The K2M module contains two independent memory unit access controllers and two
independent K-Bus controllers (I-Kcl and O-Kcl). Each instruction and data K-Bus request
is analyzed to see which, if any, K-Bus memory controller is referenced. This information,
along with cache mode, store precision, and fault information, is sourced during KC1.
Table 10-11. Version 4 K-Bus Memory Pipelines
K-Bus Memory Pipeline Stage
Instruction Fetch Pipeline
Operand Execution Pipeline
J stage
IAG
OAG
KC1 stage
IC1
OC1
KC2 stage
IC2
OC2
Operand execute stage
n/a
EX
Late-write stage
n/a
DA
Table 10-12. K-Bus Pipeline Cycles
Cycle
Description
J
Control and partial address broadcast (to start synchronous memories)
KC1
Complete address and control broadcast plus MMU information. It is during this cycle that all memory element
read operations are performed; that is, memory arrays are accessed.
KC2
Select appropriate memory as source, return data to processor, handle cache misses or hold K-Bus pipeline
as needed.
EX
Optional write stage, pipeline address and control for store operations.
DA
Data available for stores from processor; memory element update occurs in the next cycle.
F
Freescale Semiconductor, Inc.
n
.
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