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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁數(shù)： | 245/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 10. Memory Management Unit (MMU)
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10-13
MMU Definition
10.5.3.4 MMU Operation Register (MMUOR)
Figure 10-5 shows the MMU operation register.
Table 10-6 describes MMUOR fields.
Table 10-5. MMUCR Field Descriptions
Bits
Name
Description
31–2
—
Reserved, should be cleared. Writes are ignored and reads return zeros.
1
ASM
Address space mode. Controls how the address space ID is used for TLB hits.
0 TLB entry ASID values are compared to the address space ID register value for user or supervisor
mode unless the TLB entry is marked shared (MMUTR[SG] = 1). The address space ID register
value is the effective address space for all requests, supervisor and user.
1 Address space 0x00 is reserved for supervisor mode and the effective address space is forced to
0x00 for all supervisor accesses. The other 255 address spaces are used to tag user processes.
The TLB entry ASID values are compared to the address space ID register for user mode unless
the TLB entry is marked shared (SG = 1). The TLB entry ASID value is always compared to 0x00 for
supervisor accesses. This allows two levels of sharing. All users but not the supervisor share an
entry if SG = 1and ASID
≠
0. All users and the supervisor share an entry if SG = 1 and ASID = 0
0
EN
Virtual mode enabled. Indicates when virtual mode is enabled.
0 Virtual mode is disabled.
1 Virtual mode is enabled.
31
16 15
9
8
7
6
5
4
3
2
1
0
Field
AA
—
STLB CA CNL CAS ITLB ADR R/W ACC UAA
Reset
—
R/W
Read Only
R/W
Rc
0x0004
Figure 10-5. MMU Operation Register (MMUOR)
Table 10-6. MMUOR Field Descriptions
Bits
Name
Description
31–16
AA
TLB allocation address. This read-only field is maintained by MMU hardware. Its range and format
depend on the TLB implementation (specific TLB size in entries, associativity, and organization).
The access TLB function can use AA to read or write the addressed TLB entry. The MMU loads AA
on the following three events:
On DTLB access errors, it loads the address of the TLB entry that caused the error.
If UAA is set, it loads the address of the TLB entry chosen by the MMU for replacement.
If STLB is set, it uses the data in MMUAR to search the TLB and if the TLB hits, loads the
address of the TLB entry that hits, or if the TLB misses, loads the TLB entry chosen by the
MMU for replacement.
The MMU never picks a locked entry for replacement, and TLB hits of locked entries do not update
hardware replacement algorithm information. This is so access error handlers mapped with locked
TLB entries do not influence the replacement algorithm. Further, TLB search operations do not
update the hardware replacement algorithm information while TLB writes (loads) do update the
hardware replacement algorithm information. The algorithm used to choose the allocation address
depends on the TLB implementation (such as LRU, round-robin, pseudo-random).
15–9
—
Reserved, should be cleared. Writes are ignored and reads return zeros.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| V4NST7 | MICROSWITCH PLUNGER |
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參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1 |
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| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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