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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 204/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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8-48
ColdFire CF4e Core User’s Manual
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Cache Overview
8.7.10.2 Access Control Registers (ACR0–ACR3)
The ACRs, Figure 8-17, assign control attributes, such as cache mode and write protection,
to specified memory regions. ACR0 and ACR1 control data attributes; ACR2 and ACR3
control instruction attributes. Registers are accessed with the MOVEC instruction with the
Rc encodings in Figure 8-17.
For overlapping data regions, ACR0 takes priority; ACR2 takes priority for overlapping
instruction regions. Data transfers to and from these registers are longword transfers.
NOTE:
The SIM MBAR region should be mapped as cache-inhibited
through an ACR or the CACR.
12
IDPI
Instruction CPUSHL invalidate disable.
0 Normal operation. A CPUSHL instruction causes the selected line to be invalidated.
1 No clear operation. A CPUSHL instruction causes the selected line to be left valid.
11
IHLCK
Instruction cache half-lock.
0 Normal operation. The cache allocates to the lowest invalid way; if all ways are valid, the cache
allocates to the way pointed at by the round-robin counter and then increments this counter.
1 Half cache operation. The cache allocates to the lowest invalid way of ways 2 and 3; if both of
these ways are valid, the cache allocates to way 2 if the high-order bit of the round-robin
counter is zero; otherwise, it allocates way 3 and then increments the round-robin counter. This
locks the contents of ways 0 and 1. Ways 0 and 1 are still updated on write hits and may be
pushed or cleared by specific cache push/invalidate instructions.
10
IDCM
Instruction default cache mode. For normal operations that do not hit in the RAMBARs or ACRs,
this field defines the effective cache mode.
0 Cacheable
1 Cache-inhibited
9
—
Reserved, should be cleared.
8
ICINVA
Instruction cache invalidate. Invalidation occurs when this bit is written as a 1. Note the caches
are not cleared on power-up or normal reset.
0 No invalidation is performed.
1 Initiate invalidation of instruction cache. The cache controller sequentially clears all V bits.
Subsequent local memory bus accesses stall until invalidation completes, at which point
ICINVA is cleared automatically without software intervention. For copyback mode, use
CPUSHL before setting ICINVA.
7
IDSP
Default instruction supervisor protection bit. For normal operations that do not hit in the
RAMBAR, ROMBAR, or ACRs, this field defines supervisor-protection.
0 Not supervisor protected
1 Supervisor protected. User operations cause a fault
6
—
Reserved, should be cleared.
5
EUSP
Enable USP. Enables the use of the user stack pointer.
0 USP disabled. Core uses a single stack pointer.
1 USP enabled. Core uses separate supervisor and user stack pointers.
4
DF
Disable FPU. Determines whether the FPU is enabled. See Section 4.1, “FPU Overview.”
0 FPU enabled.
1 FPU disabled
3–0
—
Reserved, should be cleared.
Table 8-28. CACR Field Descriptions (Continued)
Bits
Name
Description
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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