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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁數(shù)： | 258/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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11-4
ColdFire CF4e Core User’s Manual
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Signal Descriptions
Figure 11-2 shows PSTCLK timing with respect to PSTDDATA.
Figure 11-2. PSTCLK Timing
11.2.1 Processor Status/Debug Data (PSTDDATA[7:0])
Processor status data outputs are used to indicate both processor status and captured
address and data values. They operate at half the processor’s frequency. Given that
real-time trace information appears as a sequence of 4-bit data values, there are no
alignment restrictions; that is, the processor status (PST) values and operands may appear
on either nibble of PSTDDATA[7:0]. The upper nibble (PSTDDATA[7:4]) is the more
significant and yields values first.
CSR controls capturing of data values to be presented on PSTDDATA. Executing the
WDDATA instruction captures data that is displayed on PSTDDATA too. These signals
are updated each processor cycle and display two values at a time for two processor clock
cycles. Table 11-2 shows the PSTDDATA output for the processor’s sequential execution
of single-cycle instructions (A, B, C, D...). Cycle counts are shown relative to processor
frequency. These outputs indicate the current processor pipeline status and are not related
to the current bus transfer.
Processor Status
Clock (PSTCLK)
Half-speed version of the processor clock. Its rising edge appears in the center of the
two-processor-cycle window of valid PSTDDATA output. See Figure 11-2. PSTCLK indicates
when the development system should sample PSTDDATA values.
If real-time trace is not used, setting CSR[PCD] keeps PSTCLK and PSTDDATA outputs from
toggling without disabling triggers. Non-quiescent operation can be reenabled by clearing
CSR[PCD], although the external development systems must resynchronize with the
PSTDDATA output.
PSTCLK starts clocking only when the first non-zero PST value (0xC, 0xD, or 0xF) occurs
during system reset exception processing. Table 11-4 describes PST values.
Processor
Status/Debug Data
(PSTDDATA[7:0])
These outputs, which change on the negative edge of PSTCLK, indicate both processor status
and captured address and data values and are discussed more thoroughly in Section 11.2.1,
“Processor Status/Debug Data (PSTDDATA[7:0]).”
Table 11-2. PSTDDATA: Sequential Execution of Single-Cycle Instructions
Cycles
PSTDDATA[7:0]
T+0, T+1
{PST for A, PST for B}
T+2, T+3
{PST for C, PST for D}
T+4, T+5
{PST for E, PST for F}
Table 11-1. Debug Module Signals (Continued)
Signal
Description
PSTCLK
PSTDDATA
F
Freescale Semiconductor, Inc.
n
.
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