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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 138/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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6-22
ColdFire CF4e Core User’s Manual
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Instruction Execution Times
The OEP is loaded with the opword and all required extension words at the
beginning of each instruction execution. This implies that the OEP spends no time
waiting for the IFP to supply opwords or extension words.
The OEP experiences no sequence-related pipeline stalls. For the V4, the most
common example of this type of stall occurs when a register is modified in the EX
engine and a subsequent instruction generates an address that uses the previously
modified register. The second instruction stalls in the OEP until the previous
instruction updates the register. For example:
muls.l
move.l
move.l waits 3 cycles for the muls.l to update d0. If consecutive instructions update
a register and use that register as a base of index value with a scale factor of 1
(Xi.l*1) in an address calculation, a 2-cycle pipeline stall occurs. If the destination
register is used as an index register with any other scale factor (Xi.l*2, Xi.l*4), a
3-cycle stall occurs. Table 6-3 lists instructions optimized to prevent such stalls.
#<data>,d0
(a0,d0.l*4),d1
NOTE:
Address register results from postincrement and predecrement
modes are available to subsequent instructions without stalls.
The OEP can complete all memory accesses without memory causing any stalls.
Thus, these timings assume an infinite, zero-wait state memory attached to the core.
Operand accesses are assumed to be aligned as follows:
— 16-bit operands are aligned on 0-modulo-2 addresses
— 32-bit operands are aligned on 0-modulo-4 addresses
Operands that do not meet these guidelines are misaligned. Table 6-6 shows how the
core decomposes a misaligned operand reference into a series of aligned accesses.
Table 6-6. Misaligned Operand References
A[1:0]
Size
Bus Operations
Additional C(R/W)
1
1
Each timing entry is presented as C(r/w), described as follows:
C is the number of processor clock cycles, including all applicable operand fetches and writes, as well as all
internal core cycles required to complete the instruction execution.
r/w is the number of operand reads (r) and writes (w) required by the instruction. An operation performing a
read-modify write function is denoted as (1/1).
x1
Word
Byte, Byte
2(1/0) if read
1(0/1) if write
x1
Long
Byte, Word, Byte
3(2/0) if read
2(0/2) if write
10
Long
Word, Word
2(1/0) if read
1(0/1) if write
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| V4F-1J-01V | HYBRIDKARTENLESER |
| V4F-1J-01V565246 | READER CARD |
| V4NS | MICROSWITCH PLUNGER |
| V4NST7 | MICROSWITCH PLUNGER |
| V4NST8 | MICROSWITCH PLUNGER |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標準包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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