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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 178/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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8-22
ColdFire CF4e Core User’s Manual
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SRAM Overview
The nsoendb signal is the chip select for the data array of the data cache. If this signal is
negated, all other data cache data array signals are don’t cares. If multiple array instances
are used to implement the data cache data array configuration, this signal must be used as
the chip enable for all instances.
The nsoentb signal is the chip select for the instruction cache tag array. If this signal is
negated, all other data cache tag array signals are don’t cares. If multiple array instances are
used to implement the data cache tag array configuration, this signal must be used as the
chip enable for all instances.
The nsowtbyted[3:0] signals are write enables for the data array; nsowrttb is the write
enable for the tag array.
8.5 SRAM Overview
On-chip SRAM modules connect to the instruction and data buses, as shown in Figure 8-1
and Figure 8-2 internal bus, and they provide pipelined, single-cycle access to devices
memory-mapped to them. Memory can be independently mapped to any properly aligned
location in the 4-Gbyte address space and configured to respond to either instruction or data
accesses.
Time-critical functions can be mapped into instruction memory. The system stack or other
heavily referenced data can be mapped into data memory.
The following summarizes features of the CF4e SRAM implementation:
Single-cycle throughput; when the pipeline is full, one access can occur per clock
cycle.
Physical location on the processor’s high-speed local buses with a user-programmed
connection to the internal instruction or data bus
0010
0 rows
Data cache disabled
—
nsoaddrt[31:9]
nsosw:nsosv
0011
32 rows
32 X 25 bits
nsoaddrt[31:9]:
nsosw:nsosv
----
0100
256 rows
256 X 24 bits
nsoaddrt[31:10]:
nsosw:nsosv
nsoaddrt[9]
0101
512 rows
512 X 23 bits
nsoaddrt[31:11]:
nsosw:nsosv
nsoaddrt[10:9]
0110
1024 rows
1024 X 22 bits
nsoaddrt[31:12]:
nsosw:nsosv
nsoaddrt[11:9]
0111
2048 rows
2048 X 21 bits
nsorowst[31:13]:
nsosw:nsosv
nsorowst[12:9]
1000–1111
RFU
RFU
RFU
RFU
Table 8-20. Data Cache Tag Array Write Data Connection
ocsize[3:0]
Total Size
Configuration
Array Write Data
Unused Write Data (Must Be Tied to 0)
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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