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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 173/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 8. Local Memory
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8-17
Local Memory Connection Specification
The nsoendb signal is the chip select for the data array of the instruction cache. If nsoendb
is negated, all other instruction cache data array signals are don’t cares. If multiple array
instances are used to implement the instruction cache data array configuration, these signals
must be used as the chip enable for all instances.
The nsoentb signal is the chip select for the instruction cache tag array. If this signal is
negated, all other instruction cache tag array signals are don’t cares. If multiple array
instances are used to implement the instruction cache tag array configuration, this signal
must be used as the chip enable for all instances.
The nsowtbyted[3:0] signals are the write enables for the data array; nsowrttb is the write
enable for the tag array.
8.4.1.4 Data Cache Information
The data cache controller uses synchronous SRAM memory arrays external to the core for
its memory array needs. These synchronous SRAM memories must use the same clock as
the core.
The data cache design contains a non-blocking, 4-way set-associative data cache with a
16-byte line size. Cache size is configurable with 2-, 4-, 8-, 16-, or 32-Kbyte capacities
available. The cache improves system performance by providing low-latency data to the
operand fetch pipeline, decoupling processor performance from system memory response
speeds, and providing increased bus availability for alternate bus masters.
The nonblocking cache services read hits from the processor while a fill (caused by a cache
allocation) is in progress.
The data cache is virtual address indexed and physical address tagged (see Chapter 10,
“Memory Management Unit (MMU),” for detailed information). If the address matches one
0010
0 rows
Instruction cache disabled
—
nsiaddrt[31:9]
nsisw:nsisv
0011
32 rows
32 X 25 bits
nsiaddrt[31:9]:
nsisw:nsisv
----
0100
256 rows
256 X 24 bits
nsiaddrt[31:10]:
nsisw:nsisv
nsiaddrt[9]
0101
512 rows
512 X 23 bits
nsiaddrt[31:11]:
nsisw:nsisv
nsiaddrt[10:9]
0110
1024 rows
1024 X 22 bits
nsiaddrt[31:12]:
nsisw:nsisv
nsiaddrt[11:9]
0111
2048 rows
2048 X 21 bits
nsirowst[31:13]:
nsisw:nsisv
nsirowst[12:9]
1000–1111
RFU
RFU
RFU
RFU
Table 8-14. Instruction Cache Tag Array Write Data Connection (Continued)
icsize[3:0]
Total Size
Configuration
Array Write Data
Unused Write Data (Must Be Tied to 0)
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V4F-1J-01V | HYBRIDKARTENLESER |
| V4F-1J-01V565246 | READER CARD |
| V4NS | MICROSWITCH PLUNGER |
| V4NST7 | MICROSWITCH PLUNGER |
| V4NST8 | MICROSWITCH PLUNGER |
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參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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