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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶(hù)手冊(cè) |
| 文件頁(yè)數(shù)： | 225/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 9. Core Interface
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9-11
ColdFire Master Bus
The implications of the general bus rules are as follows:
The bus master is held off (usually for bus arbitration) by asserting mahb to ensure
that the address and attributes remain valid and that the data phase is not entered.
Pipelining is accomplished by allowing the next address phase to begin during the
data phase as soon as the next address is available.
Wait states are introduced by withholding the termination signal mtab.
The implications of the special 1X clock mode rule are as follows:
If a ColdFire processor operating in 1X clock mode has both an active address phase
and an active data phase, the M-Bus control module must assert mahb on the last
M-Bus transfer acknowledge. This forces the ColdFire processor to hold its address
phase until its data phase is idle for at least one cycle.
A simple implementation of this 1X clock mode rule is to connect mtab from the
SIM to both the mtab and mahb inputs ports of the CF4e core design.
Figure 9-4 shows mapb and mahb asserted during the same clock. The address phase is held
until mahb is negated, when mdpb is asserted to show the start of data phase 1. Because the
address for the next bus cycle is available, mapb stays asserted indicating the start of the
address phase 2. A wait state is inserted by delaying mtab until the next clock. In this case,
mapb is negated after termination because no other address is available from the bus master.
mdpb is not negated because at termination data phase 2 begins. Because the termination
signal remains asserted, data phase 2 is only one clock long.
Figure 9-4. Address Hold Followed By 1- and 0-Wait State Cycles
Figure 9-5 shows that mapb can be generated in the center of the data phase. It also shows
that mahb may be generated while a data phase is active. In this case, the current data phase
is completed, but the next cycle is not allowed to transition to the data phase.
maddr[31:0]
and attributes
mapb
mahb
mdpb
mtab
Address Phase 1
Address Phase 2
Data
Phase 1
Data
Phase 2
Clock
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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