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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 224/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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9-10
ColdFire CF4E Core User’s Manual
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ColdFire Master Bus
Figure 9-3. Pipelined Read and Write
9.3.2.3 Address and Data Phase Interactions
Bus timing, performance, and arbitration are controlled by handling the address and data
phases of the bus cycle. The general rules for controlling the phases include the following:
1. The address phase is allowed to begin when there is no active address phase.
2. The address phase is allowed to end and the data phase to begin when the address
hold (mahb) signal is not asserted and there is either no active data phase or the
active data phase is being terminated.
3. The data phase is allowed to end when the cycle is terminated with mtab.
4. This rule, which is a restriction on the rule 2, applies only to ColdFire processor
masters running at the same frequency as the M-Bus, that is, processor and M-Bus
clock domains have the same frequency—1X clock mode.
In 1X clock mode, the processor’s address phase is allowed to end and the data phase
is allowed to begin when the following conditions are met:
— Address hold (mahb) is not asserted
— There is either no active data phase or the active data phase is not from this
processor and is being terminated.
That is, for a ColdFire processor operating in 1X clock mode, there must be one
M-Bus cycle where that processor’s data phase is inactive before its active address
phase can progress to a data phase.
Address
Phase
Data
Phase
Address
Phase
Data
Phase
Read Cycle
Write Cycle
maddr[31:0]
and attributes
mapb
mahb
mdpb
mtab
mrwb
mrdata[31:0]
mwdata
Clock
F
Freescale Semiconductor, Inc.
n
.
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