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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 162/372頁(yè) |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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8-6
ColdFire CF4e Core User’s Manual
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Two-Stage Pipelined Local Bus (K-Bus)
The KC1 access begins with the reference address contained in a register within the
memory arrays. The memory controller performs the actual access and registers the data
output for a read operation in a local data register in the controller. Thus, the entire
operation is contained within the controller and the compiled memory array. During the
KC2 stage, the read operand is selected from the appropriate source (cache, RAM, ROM,
or the K-to-M-Bus controller) and routed back onto the K-Bus where it eventually is
registered by the processor or debug module.
For operand write references, the data is sourced onto the K-Bus during the KC1 cycle, but
the actual memory array update is delayed until the KC2 cycle, so that the appropriate
memory unit can be identified.
To summarize, the basic pipelined K-Bus operations are shown below:
Read
— J: Send the low-order portion of the reference address plus certain control signals
to the memories
— KC1: Broadcast to all memories which may contain data, perform read access
— KC2: K2M selects appropriate memory as source, and routes data back to CPU
Write
— J: Send the low-order portion of the reference address plus certain control signals
to the memories
— KC1: K2M signals the appropriate memory as destination, so it can capture data
— KC2: Destination memory performs the actual write access
Given that the write strategy performs the operation during KC2, there are cases where
consecutive write/read accesses may incur a 1-cycle K-Bus pipeline stall to handle the
read-after-write hazard.
For cache misses or accesses that are not mapped into a K-Bus memory, the access proceeds
to the KC2 stage where it is stalled as an M-Bus transfer is initiated. As the M-Bus access
completes, the KC2 stall is negated and K-Bus operation is terminated.
The following block diagram presents the cache functions within the two-stage pipelined
K-Bus structure:
F
Freescale Semiconductor, Inc.
n
.
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