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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 58/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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2-10
ColdFire CF4e Core User’s Manual
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Supervisor Programming Model
If DSPE is set, the appropriate stack pointer register (SSP or USP) is accessed as a function
of the processor’s operating mode. To support dual stack pointers, the following two
privileged MC680x0 instructions to load/store the USP are added to the ColdFire
instruction set architecture:
move.l Ay,USP # move to USP
move.l USP,Ax # move from USP
These instructions are described in the
PRM.
2.3.4 Cache Control Register (CACR)
The CACR controls operation of the instruction, data, and branch cache memories. It
includes bits for enabling, freezing, and invalidating cache contents. It also includes bits for
defining the default cache mode and write-protect fields. The CACR is described in
Section 8.7.10.1, “Cache Control Register (CACR).”
2.3.5 Access Control Registers (ACR0–ACR3)
The access control registers, ACR0–ACR3 define attributes for four user-defined memory
regions. ACR0 and ACR1 control data memory space and ACR2 and ACR3 control
instruction memory space. Attributes include definition of cache mode, write protect and
buffer write enables. The ACRs are described in Section 8.7.10.2, “Access Control
Registers (ACR0–ACR3).”
2.3.6 RAM Base Address Registers (RAMBAR0/RAMBAR1)
RAMBAR registers are used to specify the base address of the internal RAM modules and
indicate the types of references mapped to each. Each RAMBAR includes a base address,
write-protect bit, address space mask bits, and an enable bit. RAM base address alignment
is implementation specific. See Section 8.5.2.1, “SRAM Base Address Registers
(RAMBAR0/RAMBAR1).”
2.3.7 ROM Base Address Registers (ROMBAR0/ROMBAR1)
ROMBAR registers determine the base address of the internal ROM modules and indicate
the types of references mapped to each. Each ROMBAR includes a base address,
write-protect bit, address space mask bits, and an enable bit. ROM base address alignment
is implementation specific. See Section 8.6.2.1, “ROM Base Address Registers
(ROMBAR0/ROMBAR1).”
2.3.8 Module Base Address Register (MBAR)
The supervisor-level MBAR, Figure 2-9, specifies the base address and allowable access
types for all internal peripherals. Note that the MBAR is not implemented in the core, but
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| V4F-1J-01V | HYBRIDKARTENLESER |
| V4F-1J-01V565246 | READER CARD |
| V4NS | MICROSWITCH PLUNGER |
| V4NST7 | MICROSWITCH PLUNGER |
| V4NST8 | MICROSWITCH PLUNGER |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標準包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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