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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 221/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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Chapter 9. Core Interface
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9-7
ColdFire Master Bus
mdpb
Out
Data phase. Indicates the data phase of the cycle is active. This means that the bus master
drives data during the cycle if the access is a write. During a read, data may be driven back
to the bus master. The bus cycle is always terminated during the data phase.
miplb[2:0]
In
Interrupt priority level. Indicates the priority level of a pending interrupt request.
111 No interrupt pending
110 Level 1
101 Level 2
100 Level 3
011 Level 4
010 Level 5
001 Level 6
000 Level 7
mlockb
Out
Locked access. Indicates the current M-Bus cycle is part of a locked, or indivisible,
read-modify-write.
mrdata[31:0]
In
Read data bus. Provides a read data path between the SIM and internal masters. The
32-bit read data bus can transfer 8, 16, or 32 bits of data per bus transfer. During a line
transfer, data lines are time-multiplexed across multiple cycles to carry 128 bits.
mrstib
In
M-Bus reset. Directs all M-Bus modules (including the core) to enter reset mode.
mrwb
Out
Read/write. Indicates the data transfer direction for the current bus cycle. A high level
indicates a read cycle and a low level indicates a write cycle.
msiz[1:0]
Out
Transfer size. Indicate the bus transfer data size.
00 Longword (4 bytes)
01 Byte (1 byte)
10 Word (2 bytes)
11 Line (16 bytes)
mtab
In
Transfer acknowledge. Asserted to indicate successful completion of a requested bus
transfer. The CF4e core also generates a debug output signal, bdmforceackb, to help break
a hung external bus condition. During debug, an incorrect reference to a memory address
may effectively hang the external bus because no slave device responds. In such cases, a
new serial BDM command can be sent into the debug module. After decoding this
command, the core asserts bdmforceackb for an entire M-Bus clock period. This output
may be factored into the external or M-Bus termination logic to unconditionally force a
transfer acknowledge so that debug can continue without a system reset.
Table 9-2. M-Bus Signals (Continued)
Name
Direction
Description
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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