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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 174/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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8-18
ColdFire CF4e Core User’s Manual
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Local Memory Connection Specification
of the cache entries, the access hits in the cache. For a read operation, the cache supplies
the data to the processor. If the access does not match one of the cache entries (misses in
the cache) the K2M (K-Bus to M-Bus) controller performs a transfer on the M-Bus.
The four-way set-associative cache is organized as four levels (ways) of 32, 64, 128, 256,
or 512 sets (for 2-, 4-, 8-, 16-, or 32-Kbyte cache sizes, respectively), with each line
containing 16 bytes (four longwords) of storage.
Table 8-15 shows the various cache set counts, line counts, address bits, tag bits, etc. for
each available cache size. For all caches sizes, a 16-byte line size is used (i.e., column G,
line size, is always 16 bytes and the in-line address is always A3–A0) and the level of
associativity is always 4 (i.e., column F, number of levels, is always 4). The number of sets
(column E) is related to the number of bits in the set index by the expression number of sets
equals 2
n
where n is the number of bits in the set index. Any address bits A31–A0 not used
in the set index or the in-line address are used for the tag address (column B). Finally, the
cache size can be calculated as: cache size = number of sets x number of levels x line size.
Address bits A[12:4] (as needed for the selected cache size) provide an index to select a set.
Levels are selected according to the rules of set association.
Each line consists of an address tag (the upper 19–23 bits of the addresses needed for the
selected cache size), two status bits, and four longwords of data. The two status bits consist
of a valid bit (V) and a dirty bit (D) for the line. The dirty bit indicates the line was been
written or modified by an operand reference. Address bits A3 and A2 select the longword
within the line.
Table 8-15. Data Cache Sizes and Configurations
A
B
C
D
E
F
G
Cache Size
Tag Address
Set Index
In-line Address
Number of Sets
Number of Levels
Line Size
2 Kbytes
A31–A09
A08–A04
A03–A00
32
4
16 bytes
4 Kbytes
A31–A10
A09–A04
A03–A00
64
4
16 bytes
8 Kbytes
A31–A11
A10–A04
A03–A00
128
4
16 bytes
16 Kbytes
A31–A12
A11–A04
A03–A00
256
4
16 bytes
32 Kbytes
A31–A13
A12–A04
A03–A00
512
4
16 bytes
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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