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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 222/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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9-8
ColdFire CF4E Core User’s Manual
For More Information On This Product,
Go to: www.freescale.com
ColdFire Master Bus
9.3.2 M-Bus Operation
The two-stage, synchronous pipelined M-Bus has an effective bandwidth rate of up to one
transfer per clock.
9.3.2.1 Basic Bus Cycles
The bus transaction is split into two phases. During the address phase, the address
(maddr[31:0]) and attribute signals (msiz[1:0], mrwb, mtt[1:0], and mtm[2:0]) are driven.
The address phase signal (mapb) is asserted to show that the bus is in the address phase.
During the data phase, the data phase (mdpb) signal is asserted until the bus cycle
terminates with a transfer acknowledge (mtab). On a write cycle, the write data bus
(mwdata) is driven for the entire data phase. On a read cycle, the bus master samples the
read data bus (mrdata[31:0]) concurrently with mtab at the rising clock edge. Figure 9-2
mtm[2:0]
Out
Transfer modifier. Give supplemental information for each transfer type. For interrupt
acknowledge transfers, mtm[2:0] carry the interrupt level being acknowledged. For CPU
space transfers, mtm[2:0] are low.
When mtt[1:0] = 0x—Normal transfers
000 Reserved
001 User data access
010 User code access
011–100 Reserved
101 Supervisor data access
110 Supervisor code access
111 Reserved
When mtt[1:0] = 10—Processor emulator mode access
000–100, 111 Reserved
101 Emulator mode data access
110 Emulator mode code access
When mtt[1:0] = 11—Acknowledge or CPU space access
000 CPU space
001 Interrupt level 1 acknowledge
010 Interrupt level 2 acknowledge
011 Interrupt level 3 acknowledge
100 Interrupt level 4 acknowledge
101 Interrupt level 5 acknowledge
110 Interrupt level 6 acknowledge
111 Interrupt level 7 acknowledge
mtt[1:0]
Out
Transfer type. Indicates the type of access of the current bus cycle. The alternate master
access is used to indicate a non-core master is requesting the transfer.
00 Processor access
01 Alternate master access
10 Processor emulator mode access
11 Acknowledge or CPU space access
mwdata[31:0]
Out
Write data bus. Provides the write data path between an internal master and the SIM. The
write data bus is 32 bits wide and can transfer 8, 16, or 32 bits per bus transfer. During a
line transfer, the data lines are time-multiplexed across multiple cycles to carry 128 bits.
mwdataoe
Out
Write data bus output enable. ColdFire cores implement unidirectional read and write data
buses. If the system designer chooses to implement a bidirectional data bus, mwdataoe
can be used to control the three-state enable during write operations.”
Table 9-2. M-Bus Signals (Continued)
Name
Direction
Description
F
Freescale Semiconductor, Inc.
n
.
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參數(shù)描述 |
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