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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 361/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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Appendix A. Core Interface Timing Characteristics
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A-3
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsirowsd[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsicwrdata[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsoentb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsowrttb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsowlvt[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsorowst[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsoaddrt[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsosw”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsosv”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsoendb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsowrtdb[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsowtbyted[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsorowsd[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsocwrdata[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram0addr[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram0di[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram0web[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram0csb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram1addr[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram1di[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram1web[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”kram1csb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”krom0csb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”krom0addr[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”krom1csb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”krom1addr[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”pstddata[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”dsdo”)
/* Inputs */
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”mclken”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”mtmod[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.50 ) } -clock “VCLK”
find(port,”bistrelease”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.50 ) } -clock “VCLK”
find(port,”bistmemory[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.50 ) } -clock “VCLK”
find(port,”si[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.00 ) } -clock “VCLK”
find(port,”se”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.50 ) } -clock “VCLK”
find(port,”tbsi[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.20 ) } -clock “VCLK”
find(port,”tbsei”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.20 ) } -clock “VCLK”
find(port,”tbseo”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.00 ) } -clock “VCLK”
find(port,”tbte”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.10 ) } -clock “VCLK”
find(port,”mrdata[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.15 ) } -clock “VCLK”
find(port,”mtab”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.15 ) } -clock “VCLK”
find(port,”mahb”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”miplb[*]”)
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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