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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 277/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 11. Debug Support
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11-23
Programming Model
11.4.9 Extended Trigger Definition Register (XTDR)
The XTDR configures the operation of the hardware breakpoint logic that corresponds
with the ABHR1/ABLR1/AATR1 and DBR1/DBMR1 registers within the debug module
and, in conjunction with the TDR and its associated debug registers, controls the actions
taken under the defined conditions. The breakpoint logic may be configured as a one- or
two-level trigger, where TDR[31–16] or XTDR[31–16] define the second-level trigger and
bits 15–0 define the first-level trigger. The XTDR is accessible in supervisor mode as
debug control register 0x17 using the WDEBUG instruction and via the BDM port using
the
WDMREG
command.
NOTE:
The debug module has no hardware interlocks, so to prevent
spurious breakpoint triggers while the breakpoint registers are
being loaded, disable TDR and XTDR (by clearing
TDR[29,13] and XTDR[29,13]) before defining triggers.
28–22
12–6
ED
x
Enable data. Setting an ED
x
bit enables the corresponding data breakpoint condition based on the
size and placement on the processor’s local data bus. Clearing all ED
x
bits
disables data
breakpoints.
28/12
EDLW
Data longword. Entire processor’s local data bus.
27/11
EDWL
Lower data word.
26/10
EDWU
Upper data word.
25/9
EDLL
Lower lower data byte. Low-order byte of the low-order word.
24/8
EDLM
Lower middle data byte. High-order byte of the low-order word.
23/7
EDUM
Upper middle data byte. Low-order byte of the high-order word.
22/6
EDUU
Upper upper data byte. High-order byte of the high-order word.
21/5
DI
Data breakpoint invert. Provides a way to invert the logical sense of all the data breakpoint
comparators. This can develop a trigger based on the occurrence of a data value other than the
DBR contents.
20–18/
4–2
EA
x
Enable address bits. Setting an EA bit enables the corresponding address breakpoint. Clearing all
three bits disables the breakpoint.
20/4
EAI
Enable address breakpoint inverted. Breakpoint is based outside the range between
ABLR and ABHR. Trigger if address > ABHR or if address < ABLR.
19/3
EAR
Enable address breakpoint range. The breakpoint is based on the inclusive range defined
by ABLR and ABHR. Trigger if address
≥
ABHR or if address
≤
ABLR.
18/2
EAL
Enable address breakpoint low. The breakpoint is based on the address in the ABLR.
Trigger address = ABLR
17/1
EPC
Enable PC breakpoint. If set, this bit enables the PC breakpoint.
16/0
PCI
Breakpoint invert. If set, this bit allows execution outside a given region as defined by
PBR/PBR1/PBR2/PBR3 and PBMR to enable a trigger. If cleared, the PC breakpoint is defined
within the region defined by PBR/PBR1/PBR2/PBR3 and PBMR.
Table 11-18. TDR Field Descriptions (Continued)
Bits
Name
Description
F
Freescale Semiconductor, Inc.
n
.
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