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參數資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數： | 335/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 12. Test
12-11
Test Wrapper
so the internal CF4e core scan enable signal must be negated to allow the CF4e core internal
scan architecture to capture the effect of the launched transition.
Note that the CF4eTW input side scan enable does not need to negate because this test is to
verify from the inputs into the core. Sampling done by input registers of the CF4e test
wrapper would verify outputs of the noncore logic. Similarly, for this example, the output
scan enable, tbseo, does not need to be negated (in reality, however, stuck-at testing of the
CF4e core uses the CF4eTW input registers and the CF4eTW output registers
simultaneously: path delay may be done individually).
When a hard-layout core is delivered, understanding this operation is unnecessary because
vectors exist to accomplish these operations (for example, the CF4e core manufacturing test
program).
12.2.4.2 CF4eTW Testing of CF4e Core Outputs
CF4eTW testing of CF4e core outputs is also considered a manufacturing test operation of
the CF4e core. Verification and testing of CF4e core outputs for structure and timing is the
application of vectors through the CF4e core internal parallel scan architecture to be
captured by the CF4eTW scan architecture. Testing is done by launching logic values from
the CF4e core internal parallel scan registers to be captured by the functional output
registers included in the CF4eTW scan chain.
Logic values launched by the CF4e core scan chains must be captured by the CF4eTW scan
chains. This verifies that the CF4eTW functional output register operates and that
connections from the CF4e core internal functional registers are correct. If logic values
launched from the CF4e core are configured as a vector pair with logic transitions, logic
paths from the CF4e core internals to the CF4eTW interface register are also verified for
timing with reference to the clock cycle.
Delay testing is done by first identifying a target path (usually with static timing analysis)
and then creating a vector that shifts a logic value into the internal functional register as the
last shift. The CF4e core scan enable is then negated, and the next system clock conducts a
functional state transition, which launches a logic transition into the CF4e core along the
identified path.
Because the CF4e core and the CF4eTW share the same system clock, the next system
clock rising-edge after the first sample is the path delay effect sample cycle. This requires
that the CF4eTW scan enable signal must be negated to allow the CF4eTW scan
architecture to capture the effect of the launched transition. Note that the CF4eTW input
side scan enable does not need to negate because this test is to verify from the internals to
functional outputs. Any sampling done by the input registers of the CF4eTW would be
verifying the outputs of the noncore logic. Figure 12-9 shows timing for a CF4e core to
output wrapper scan stuck-at vector.
F
Freescale Semiconductor, Inc.
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n
.
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PDF描述 |
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