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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁數(shù)： | 32/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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1-4
ColdFire CF4e Core User’s Manual
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Architectural Summary
3. Slave bus (S-bus)
4. External bus (E-bus)
The CF4e reference design is defined by the V4 core hierarchy. The CoreKmem boundary
includes the core design and processor-local memories required for a given design.
Figure 1-2. V4 Core Block Diagram
The processor connects to a number of memory controllers and a bus controller through a
local, high-speed bus. Processor-local memories include caches, RAM, and ROM. V4
memory controllers support a range of sizes, allowing the ability to specify the optimum
memory organization for a given application. The K2M bus controller controls transfers on
the processor-local bus and initiates and controls all accesses onto the next-level system
bus, the master bus (M-Bus). The processor-local bus is designed to maximize bandwidth
from high-speed memories to support efficient instruction execution.
The M-Bus is the primary interface between the core and other system-level components.
Devices that can initiate bus cycles are typically connected to the M-Bus. Example modules
include direct-memory access devices (DMA) or another ColdFire processor complex. The
M-Bus is typically connected to a system interface module (SIM), which provides two
interfaces: one to a simple, on-chip slave bus (S-bus) and another to an application-specific
external bus (E-bus). The S-bus generally is connected to any number of standard
peripheral modules, such as timers, universal asynchronous receiver/transmitters (UARTs),
other serial communication devices, and parallel ports. Use of a standard Motorola-defined
bus protocol promotes reuse of these synthesizable modules. Specific implementation and
System Bus
Controller
Slave Module
Slave Module
Master
Module
External Bus
Master Bus
Debug
K2M
Cache
Tag
Array
KRAM
Memory
Array
Processor Bus
KRAM
Control
KROM
Memory
Array
Cache
Control
KROM
Control
Cache
Instruction/Data
Arrays
V4
CPU
DIV
CoreKmem
Slave Bus
EMAC
(optional in V4)
FPU
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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