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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 232/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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9-18
ColdFire CF4E Core User’s Manual
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ColdFire Master Bus
the bus by asserting its mapb. The arbiter responds by asserting mah1b to hold off bus
master #1. It also transitions sel_a_1 (the mux control signal for address, attributes) and
mapb. Because an active data phase is on the bus, the data portion of the bus cannot be
muxed until that cycle terminates. When sel_d_1, the mux control for mwdata, mdpb, and
mtab are toggled. Bus master #2 runs its cycle on the common bus, then control returns to
bus master #1.
NOTE:
There is no need to multiplex mrdata. Because the bus master
samples data when the data phase is terminated, control of the
termination signal is sufficient.
9.3.2.7 Interrupt Support
Interrupts are supported on the M-Bus by miplb[2:0] and interrupt acknowledge cycles.
When an interrupt is pending, the SIM is responsible for driving miplb[2:0] to the processor
to request interrupt processing. The interrupted processor runs an acknowledge cycle to
request the interrupt vector to begin exception processing. The interrupt acknowledge cycle
looks like a standard byte read cycle. For this cycle, the mtt[1:0] signals indicate an
acknowledge cycle (mtt[1:0] = 11) and the interrupt level of the interrupt being processed
is specified in the mtm[2:0] signals. Additionally, the address lines maddr[31:5] are all
driven high, the interrupt level is reflected on maddr[4:2], and the lower two address bits,
maddr[1:0], are zero. The 8-bit interrupt vector is returned on mrdata[31:24].
9.3.2.8 Reset Operation
When a master is reset (mrstib is driven low), its M-Bus control signals are driven inactive.
This means that mapb, mdpb, mrwb, and mtab are all driven high. However, whether mahb
is driven high or low depends on the implementation.
F
Freescale Semiconductor, Inc.
n
.
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