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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 202/372頁(yè) |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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8-46
ColdFire CF4e Core User’s Manual
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Cache Overview
8.7.10.1 Cache Control Register (CACR)
The CACR in Figure 8-16 contains bits for configuring the cache. It can be written by the
MOVEC register instruction and can be read or written from the debug facility. A hardware
reset clears CACR, which disables the cache; however, reset does not affect the tags, state
information, or data in the cache.
Table 8-28 describes CACR fields. Note that some implementations may include fields not
defined here; consult the part-specific documentation.
31
30
29
28
27
26
25
24
23
22
20
19
18
17
16
Field DEC
DW DESB DDPI DHLCK
DDCM
DCINVA DDSP
—
BEC BCINVA
—
Reset
All zeros
R/W
Write (R/W by debug module)
15
14
13
12
11
10
9
8
7
6
5
4
3
3
0
Field IEC
—
DNFB IDPI
IHLCK IDCM
—
ICINVA
IDSP
—
EUSP
DF
—
Reset
All zeros
R/W
Write (R/W by debug module)
Rc
0x002
Figure 8-16. Cache Control Register (CACR)
Table 8-28. CACR Field Descriptions
Bits
Name
Description
31
DEC
Enable data cache.
0 Cache disabled. The data cache is not operational, but data and tags are preserved.
1 Cache enabled.
30
DW
Data default write-protect. For normal operations that do not hit in the RAMBARs or ACRs, this
field defines write-protection. See Section 8.7.4, “Caching Modes.”
0 Not write protected.
1 Write protected. Write operations cause an access error exception.
29
DESB
Enable data store buffer. Affects the precision of transfers.
0 Imprecise-mode, write-through or cache-inhibited writes bypass the store buffer and generate
bus cycles directly. Section 8.7.8.2.1, “Push and Store Buffers,” describes the associated
performance penalty.
1 The four-entry FIFO store buffer is enabled; to maximize performance, this buffer defers
pending imprecise-mode, write-through or cache-inhibited writes.
Precise-mode, cache-inhibited accesses always bypass the store buffer. Precise and imprecise
modes are described in Section 8.7.5, “Cache-Inhibited Accesses.”
28
DDPI
Disable CPUSHL invalidation.
0 Normal operation. A CPUSHL instruction causes the selected line to be pushed if modified,
then invalidated.
1 No clear operation. A CPUSHL instruction causes the selected line to be pushed if modified,
then left valid.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V4F-1J-01V | HYBRIDKARTENLESER |
| V4F-1J-01V565246 | READER CARD |
| V4NS | MICROSWITCH PLUNGER |
| V4NST7 | MICROSWITCH PLUNGER |
| V4NST8 | MICROSWITCH PLUNGER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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