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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 363/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Appendix A. Core Interface Timing Characteristics
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A-5
find(port,”oclvl3do[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”oclvl2do[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”oclvl1do[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”oclvl0do[*]”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”enspecialkram”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”kram0size[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”kram0do[*]”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”kram1size[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”kram1do[*]”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”krom0size[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”krom0do[*]”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”krom0vldrst”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”krom1size[*]”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.66 ) } -clock “VCLK”
find(port,”krom1do[*]”)
set_input_delay { 0.00 } -clock “VCLK” find(port,”krom1vldrst”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”mrstib”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”dsclk”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”dsdi”)
set_input_delay { REGDELAY + ( clk_logic_period * 0.75 ) } -clock “VCLK”
find(port,”mbkptb”)
set_load -pin_load 0.5 all_outputs()
/* Set max_fanout so timing can be characterized for toolkit */
set_max_fanout 1 all_inputs() - find(clock, “*”)
/* Ensure all outputs are buffered */
set_max_fanout default_max_fanout current_design
set_fanout_load default_max_fanout all_outputs()
/* to improve timing on illegalInst_ied, flatten CF4CpuIfpEarlyDecode: */
set_flatten true -design find(design,”CF4CpuIfpEarlyDecode*”) -effort medium
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V4F-1J-01V | HYBRIDKARTENLESER |
| V4F-1J-01V565246 | READER CARD |
| V4NS | MICROSWITCH PLUNGER |
| V4NST7 | MICROSWITCH PLUNGER |
| V4NST8 | MICROSWITCH PLUNGER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V4F-10P | 功能描述:3M PELTOR CLEAR POLYCARB 制造商:3m 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1 |
| V4FFS12V40A | 制造商:TDK 功能描述:Vega universal input SMPSU,12V 450W |
| V4FFS24V15A | 制造商:TDK 功能描述:Vega universal input SMPSU,24V 450W |
| V4FFS5V60A,12V12A,12V12A,24V6 | 制造商:TDK 功能描述:Vega univ input SMPSU,5/2x12/24V 450W |
| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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