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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 179/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 8. Local Memory
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8-23
SRAM Overview
Memory location programmable on any aligned boundary; typically boundaries are
0-modulo-size aligned.
Byte, word, longword, and line-sized access capabilities
The RAM base address registers (RAMBAR0 and RAMBAR1) define the logical
base address, attributes, and access types for the two SRAM modules.
8.5.1 SRAM Operation
An SRAM module provides a general-purpose memory block that the ColdFire processor
can access with single-cycle throughput.
The memory block’s location can be specified to any word-aligned address in the 4-Gbyte
address space by RAMBAR
n
[BA], described in Section 8.5.2.1, “SRAM Base Address
Registers (RAMBAR0/RAMBAR1).” Such memory is ideal for storing critical code or data
structures or for use as the system stack. When mapped as an instruction memory, the
SRAM can service instruction fetches generated by the processor core. When mapped as a
data memory, the SRAM can service operand accesses from the processor and
memory-referencing debug module commands.
The Version 4 ColdFire processor core implements a Harvard memory architecture. Each
SRAM module may be logically connected to either the processor’s internal instruction or
data bus. This logical connection is controlled by a configuration bit in the RAM base
address registers (RAMBAR0 and RAMBAR1).
If an instruction fetch is mapped into the region defined by the SRAM, the SRAM sources
the data to the processor and any data fetched from the ROM or cache is discarded. If it
misses in the SRAM and hits in the ROM, the ROM data is used and the data fetched from
the ROM or cache is discarded. If it misses in the SRAM and hits in the ROM, the ROM
data is used and the data fetched from the cache is discarded.”
Likewise, if a data access is mapped into the region defined by the SRAM, the SRAM
services the access and the cache is not affected. Accesses from SRAM and ROM modules
are never cached, and debug-initiated references are treated as data accesses.
Note also that on-chip DMAs cannot access SRAMs. The on-chip system configuration
allows concurrent core and DMA execution, where the core can reference code or data from
the internal SRAMs or caches while performing a DMA transfer.
8.5.2 SRAM Programming Model
The SRAM programming model consists of RAMBAR0 and RAMBAR1.
8.5.2.1 SRAM Base Address Registers (RAMBAR0/RAMBAR1)
The SRAM modules are configured through the RAMBARs, shown in Figure 8-9.
Each RAMBAR holds the base address of the SRAM.
F
Freescale Semiconductor, Inc.
n
.
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