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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 209/372頁(yè) |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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Chapter 8. Local Memory
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8-53
Cache Overview
Table 8-30 describes the instruction cache state transitions shown in Figure 8-20.
8.7.13.1 Data Cache State Transitions
Using the V and M bits, the data cache supports a line-based protocol allowing individual
cache lines to be invalid, valid, or modified. To maintain memory coherency, the data cache
supports both write-through and copyback modes, specified by the corresponding
ACR[CM], or CACR[DDCM] if no ACR matches.
Read or write misses to copyback regions cause the cache controller to read a cache line
from memory into the cache. If available, tag and data from memory update an invalid line
in the selected set. The line state then changes from invalid to valid by setting the V bit. If
all lines in the row are already valid or modified, the pseudo-round-robin replacement
algorithm selects one of the four lines and replaces the tag and data. Before replacement,
modified lines are temporarily buffered and later copied back to memory after the new line
has been read from memory.
Figure 8-21 shows the three possible data cache line states and possible processor-initiated
transitions for memory configured as copyback. Transitions are labeled with a capital letter
indicating the previous state and a number indicating the specific case listed in Table 8-21.
Table 8-30. Instruction Cache Line State Transitions
Access
Previous State
Invalid (V = 0)
Valid (V = 1)
Read miss II1
Read line from memory and update cache;
supply data to processor;
go to valid state.
IV1
Read new line from memory and update cache;
supply data to processor; stay in valid state.
Read hit
II2
Not possible
IV2
Supply data to processor;
stay in valid state.
Write miss
II3
Not possible
IV3
Not possible
Write hit
II4
Not possible
IV4
Not possible
Cache
invalidate
II5
No action;
stay in invalid state.
IV5
No action;
go to invalid state.
Cache
push
II6,
II7
No action;
stay in invalid state.
IV6
No action;
go to invalid state.
IV7
No action;
stay in valid state.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
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