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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 257/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 11. Debug Support
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11-3
Signal Descriptions
The debug module implements the concept of ownership trace in which the ASID
value may be optionally displayed as part of the real-time trace functionality. When
enabled, real-time trace displays instruction addresses on every change-of-flow
instruction that is not absolute or PC-relative. For Rev. D, this instruction address
display optionally includes the contents of the ASID, thus providing the complete
instruction virtual address on these instructions.
Additionally when a Sync_PC serial BDM command is loaded from the external
development system, the processor optionally displays the complete virtual
instruction address, including the 8-bit ASID value.
In addition to these ASID-related changes, the new MMU control registers are accessible
by using serial BDM commands. The same BDM access capabilities are also provided for
the EMAC and FPU programming models.
Finally, a new serial BDM command is implemented to assist debugging when a software
error generates an incorrect memory address that hangs the external bus. The new BDM
command attempts to break this condition by forcing a bus termination.
11.2 Signal Descriptions
Table 11-1 describes debug module signals. All ColdFire debug signals are unidirectional
and related to a rising edge of the processor core’s clock signal. The standard 26-pin debug
connector is shown in Section 11.9, “Motorola-Recommended BDM Pinout.”
Table 11-1. Debug Module Signals
Signal
Description
Development Serial
Clock (DSCLK)
Internally synchronized input. (The logic level on DSCLK is validated if it has the same value on
two consecutive rising bus clock edges.) Clocks the serial communication port to the debug
module during packet transfers. Maximum frequency is PSTCLK/5. At the synchronized rising
edge of DSCLK, the data input on DSI is sampled and DSO changes state.
BDM Force Transfer
Acknowledge
(BDMFORCEACKB)
Helps break a hung external bus condition. An incorrect reference to a memory address that
effectively hangs the external bus because no slave device responds. For such situations, the
new serial BDM command can be sent into the debug module of the CF4e core. After decoding
this command, the CF4e core asserts BDMFORCEACKB for an entire M-Bus clock period. This
output can be factored into the external or M-Bus termination logic to unconditionally force a
transfer acknowledge so that debug can continue without requiring a system reset.
See Section 11.5.3.3.10, “Force Transfer Acknowledge (force_ta).”
Development Serial
Input (DSI)
Internally synchronized input that provides data input for the serial communication port to the
debug module, once the DSCLK has been seen as high (logic 1).
Development Serial
Output (DSO)
Provides serial output communication for debug module responses. DSO is registered
internally. The output is delayed from the validation of DSCLK high.
Breakpoint (BKPT)
Input used to request a manual breakpoint. Assertion of BKPT puts the processor into a halted
state after the current instruction completes. Halt status is reflected on processor status/debug
data signals (PSTDDATA[7:0]) as the value 0xF. If CSR[BKD] is set (disabling normal BKPT
functionality), asserting BKPT generates a debug interrupt exception in the processor.
F
Freescale Semiconductor, Inc.
n
.
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參數(shù)描述 |
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