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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 329/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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Chapter 12. Test
12-5
Test Wrapper
Pattern generation for the interface between the CF4e within an SoC without
knowledge of the block functionality
Support for AC testing of the interface to and from the SoC interface logic (at-speed
transitions to be launched or captured by the test wrapper)
Safe state to the non-core logic while the CF4e is under test, and vice versa
Transparency when the test wrapper is not used. The test wrapper is logically
removed during functional mode.
12.2.2 Wrapper Cells
If a wrapper is created using multiplexed, D flip-flop DFT methodology, its scan chains are
mainly composed of shared wrapper cells (see Figure 12-3). A shared wrapper cell contains
a functional register and a D flip-flop called an independent shift bit (ISB) that allows a
second bit of data to be shifted into the core sequentially to perform path delay testing on
the core input and output paths. A shared wrapper cell can be used only on a registered input
or output. Nonregistered inputs or outputs must use partition cell (p-cell).
Figure 12-3. CF4e Core Shared Wrapper Cells
There are two nonregistered inputs on the CF4e core. These inputs require dedicated
wrapper partition cells (P cells) to control the two (see Figure 12-4). These P cells are
D
SDI
Q
CLK
D
Q
CLK
To CF4e
Functional
Logic
Functional
Input
Peripheral
Logic
Peripheral
Logic
D
SDI
Q
CLK
From CF4e
Functional
Logic
Functional
Output
D
Q
CLK
ISB
ISB
Scan Input
Scan Output
Scan Output
Core Input Cell
Core Output Cell
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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