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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 184/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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8-28
ColdFire CF4e Core User’s Manual
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ROM Overview
8.6 ROM Overview
On-chip ROM modules connect to the instruction and data buses, as shown in Figure 8-1
and Figure 8-2internal bus, and they provide pipelined, single-cycle access to devices
memory-mapped to them. Memory can be independently mapped to any properly aligned
location in the 4-Gbyte address space and configured to respond to either instruction or data
accesses.
Time-critical functions can be mapped into instruction memory. The system stack or other
heavily referenced data can be mapped into data memory.
The following summarizes features of the CF4e ROM implementation:
Single-cycle throughput. When the pipeline is full, one access can occur per clock
cycle.
Physical location on the processor’s high-speed local buses with a user-programmed
connection to the internal instruction or data bus
Memory location programmable on any aligned boundary; typically boundaries are
0-modulo-size aligned.
Byte, word, longword, and line-sized access capabilities
The ROM base address registers (ROMBAR0 and ROMBAR1) define the logical
base address, attributes, and access types for the two ROM modules.
8.6.1 ROM Operation
A ROM module provides a general-purpose block of read-only memory that the ColdFire
processor can access with single-cycle throughput.
The memory block’s location can be specified to any word-aligned address in the 4-Gbyte
address space by ROMBAR
n
[BA], described in Section 8.5.2.1, “SRAM Base Address
Registers (RAMBAR0/RAMBAR1).” Such memory is ideal for storing critical code or data
structures or for use as the system stack. When mapped as an instruction memory, the ROM
can service instruction fetches generated by the processor core. When mapped as a data
memory, the ROM can service operand accesses from the processor and
memory-referencing debug module commands.
The Version 4 ColdFire processor core implements a Harvard memory architecture. Each
ROM module may be logically connected to either the processor’s internal instruction or
data bus. This logical connection is controlled by a configuration bit in the ROM base
0xAF
Supervisor-only code
0xBB
User-only code
Table 8-23. Examples of Typical RAMBAR Settings (Continued)
RAMBAR[7–0]
Data Contained in SRAM
F
Freescale Semiconductor, Inc.
n
.
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