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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 98/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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3-26
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Thus, a data beat can be terminated speculatively with TA and confirmed one bus clock
cycle later by negating DRTRY (valid only for read transactions). TA must be asserted on
the clock cycle before the first bus clock cycle of the assertion of DRTRY; otherwise results
are undefined. Asserting DRTRY extends data bus mastership such that no other processors
can use the data bus until DRTRY is negated. Therefore, in Figure 3-12, DBB cannot be
asserted until clock cycle 5. This is true for both read and write operations, although
DRTRY is ignored by the processors for write operations.
Figure 3-13 shows the effect of using DRTRY during a burst read. It also shows the effect
of using TA to pace the data transfer rate; in clock cycle 3, TA is negated for the second data
beat. The processor data pipeline proceeds in clock cycle 4 when TA is reasserted.
Note that DRTRY is useful for systems that implement speculative data forwarding (for
example, those with direct-mapped, second-level caches where hit/miss is determined on
the following bus clock cycle) or for parity- or ECC-checked memory systems. Figure 3-13
shows the data transferred in cycle 5 invalidated by the assertion of DRTRY in cycle 6. Its
negation in cycle 7 and 8 and the assertion of TA indicates valid data beats.
Figure 3-13. Read Burst with TA Wait States and DRTRY
3.3.4.2 Data Transfer Termination Due to a Bus Error
To indicate that a bus error occurred, TEA can be asserted while DBB is asserted or when
a valid DRTRY could be recognized by the processor. Asserting TEA to the processor
terminates the transaction; that is, further assertions of TA and DRTRY are ignored and
DBB is negated. If the system asserts TEA for a data transaction on the same cycle or before
ARTRY is asserted for the corresponding address transaction, the processor ignores the
effects of ARTRY on the address transaction and considers it successfully completed.
TS
q
q
ualified DBG
DBB
data
ta
drtry
1
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5
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