參數(shù)資料
型號： PowerPC 601
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 7/250頁
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代理商： POWERPC 601
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Contents
v
CONTENTS
Paragraph
Number
Title
Page
Number
2.9.5
2.9.6
2.9.7
2.10
2.10.1
2.10.2
2.10.3
2.10.4
2.11
2.11.1
2.11.2
2.11.3
2.11.4
2.11.5
2.11.6
2.11.7
2.11.7.1
2.11.7.2
2.11.7.3
2.12
Checkstop Output (
Hard Reset (
Soft Reset (
Processor State Signals.......................................................................................2-29
Reservation (
RSRV
)—Output........................................................................2-29
External Cache Intervention (L2_INT)—Input .............................................2-30
Time Base Enable (TBEN)—Input................................................................2-30
TLBI Synchronization (
TLBISYNC
)—Input................................................2-30
Power Management Signals...............................................................................2-31
Quiescent Request (QUIESC_REQ)—Output...............................................2-31
System Quiesced (
SYS_QUIESC
)—Input....................................................2-31
Resume (RESUME)—Input...........................................................................2-31
Quiescent Request (
QREQ
)—Output............................................................2-32
Quiescent Acknowledge (
QACK
)—Input ....................................................2-32
Halted (HALTED)—Output ..........................................................................2-32
Run (RUN)—Input.........................................................................................2-32
Going from Normal to Doze State (604e)..................................................2-33
Going from Doze to Nap State...................................................................2-33
Going from Nap to Doze State...................................................................2-34
Summary of Signal Differences.........................................................................2-34
CKSTP_OUT
HRESET
)—Input ......................................................................2-29
SRESET
)—Input.........................................................................2-29
)—Output.................................................2-28
Chapter 3
Memory Access Protocol
3.1
3.1.1
3.1.2
3.2
3.2.1
3.2.2
3.2.2.1
3.2.2.2
3.2.2.2.1
3.2.2.2.2
3.2.2.3
3.2.2.4
3.2.2.4.1
3.2.3
3.3
3.3.1
3.3.1.1
Bus Protocol.........................................................................................................3-2
Arbitration Signals...........................................................................................3-4
Address Pipelining and Split-Bus Transactions...............................................3-5
Address Bus Tenure.............................................................................................3-6
Address Bus Arbitration...................................................................................3-6
Address Transfer..............................................................................................3-8
Address Bus Parity.......................................................................................3-9
Address Transfer Attribute Signals..............................................................3-9
Transfer Type (TT[0–4]) Signals.............................................................3-9
Transfer Size (TSIZ[0–2]) Signals...........................................................3-9
Burst Ordering during Data Transfers .......................................................3-10
Effect of Alignment in Data Transfers.......................................................3-10
Alignment of External Control Instructions...........................................3-17
Address Transfer Termination .......................................................................3-17
Data Bus Tenure.................................................................................................3-19
Data Bus Arbitration......................................................................................3-19
Effect of
ARTRY
Assertion on Data Transfer and Arbitration on the
PowerPC 604 Processor.........................................................................3-20
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