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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 179/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Appendix D. L2 Considerations for the PowerPC 604 Processor
D-1
Appendix D
L2 Considerations for the PowerPC 604
Processor
D0
D0
This L2 cache reduces the average memory access time for each processor and partitions
bus traffic between the various buses. In addition to keeping most of the individual
processor bus traffic off of the system bus, this arrangement can screen memory coherency
snoop traffic, keeping it off of individual processor buses. This section discusses the use of
an L2 cache controller in a system configuration shown in Figure D-1.
Figure D-1. L2 Cache Controller Organization
The system bus may use a 60x bus or a bus of some other design. Methods of designing a
system with an L2 cache are as follows:
No snoop filtering—The simplest approach to an L2 system design is to not filter
snoop activity. This is not practical for multiprocessor systems.
Keeping a copy of L1 tags—Keeping a copy of the L1 tags in the L2 cache allows a
system address to be compared against the L1 tags and the L2 tags in parallel. If
neither directory matches, the processor/L2 cache complex is not involved in the
current bus transaction and does not need to intervene in the operation. Typically,
intervention implies assertion of either SYS-ARTRY or SYS-SHD.
Maintaining L1 state and tags—Keeping a copy of the L1 tags and recording
whether the cache block is in the S or E state allows the L2 cache to filter more snoop
traffic from the processor than by saving the L1 state alone.
System Bus
60x Bus
604
L2
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