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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 62/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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2-26
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Negated—Data presented with TA on the previous read operation is
valid. This is essentially a late TA to allow speculative forwarding of
data (with TA) during reads.
Assertion
—
Must occur during the bus clock cycle immediately after
TA is asserted if a retry is required. The DRTRY signal can be held
asserted for multiple bus clock cycles. When it is negated, data must
have been valid on the previous clock with TA asserted.
Negation
—
Must occur during the bus clock cycle after a valid data
beat. This may occur several cycles after DBB is negated, effectively
extending the data bus tenure.
Start-up—For 603 and 604e, DRTRY is sampled at the negation of
HRESET; if DRTRY is asserted, no-DRTRY mode is selected. If
DRTRY is negated at start-up, DRTRY is enabled. If no-DRTRY or
data streaming mode is selected, DRTRY must be negated during
normal operation (after HRESET). The no-DRTRY mode provides a
one-cycle faster read and the data streaming eliminates wasted cycles
between data bursts. See Section 6.1, “No-DRTRY Mode (603 and
604e),” for a description of no-DRTRY mode or Chapter 6,
“Additional Bus Configurations,” for a description of data streaming.
Timing Comments
2.8.3 Transfer Error Acknowledge (TEA)—Input
Following are state and timing descriptions for the transfer error acknowledge (TEA) input
signal.
State Meaning
Asserted
—
A bus error occurred that causes a machine check
exception (or causes the processor to enter the checkstop state if the
machine check enable bit is cleared (MSR[ME] = 0)). For more
information, see Section 5.3, “Machine Check and Checkstops.”
Assertion terminates the current transaction; that is, assertion of TA
and DRTRY are ignored. Asserting TEA causes the negation/high
impedance of DBB in the next clock cycle. However, data entering
the GPR or the cache are not invalidated.
If TEA is asserted during a direct-store transaction, the machine
check or checkstop action of the TEA is delayed and subsequent
direct-store transactions continue until all transfers from the direct-
store segment complete. The TEA signal must be asserted for every
direct-store data tenure including the last one. The processor takes a
machine check or a checkstop no sooner than the last direct-store
data tenure has been terminated by the assertion of TEA. A load or
store reply is not necessary after the last data tenure receives a TEA
assertion.
Negated—No bus error was detected
.
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