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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 32/250頁(yè) |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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1-6
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Address Transfer Signals
Address bus (A[0–31])
√ √
Indicates the real address of the bus transaction
√
2.3.1–
2.3.4
Address parity (AP[0–3])
√ √
Gives odd parity for each address byte
√
2.3.5
2.3.6
Address parity error (APE)
√
Indicates detection of address bus parity error
√
2.3.7
Address Transfer Attribute Signals
Transfer type (TT[0–4])
√ √
Indicates the type of transfer in progress
√
2.4.1
2.4.2
Transfer burst (TBST)
√ √
Indicates that a burst transfer is in progress
√
2.4.3
2.4.4
Transfer size (TSIZ[0–2])
√ √
Indicates the size in bytes of transfer in progress
√
2.4.5
2.4.6
Transfer code (TCn)
√
Gives information about the transaction for
external cache operations
√
2.4.7
Cache inhibit (CI)
√
Indicates whether a transfer can be cached
√
2.4.8
Write-through (WT)
√
Indicates whether a transaction is write-through
√
2.4.9
Global (GBL)
√ √
Indicates that a transaction is global and that
data coherence is required
√
2.4.10
2.4.11
Cache set element
(CSEn)
√
Represents the cache replacement set element
of the current transaction
√
2.4.12
High-priority snoop
request (HP_SNP_REQ)
√
601 only: Used to indicate when the reserved
position in the write queue is needed for a push
operation resulting from a snoop hit
√
2.4.13
Address Transfer Termination Signals
Address acknowledgment
(AACK)
√
Indicates that the address portion of a
transaction is complete
√
2.5.1
Address retry (ARTRY)
√ √
Asserted when the address tenure must be
retried
√
2.5.2
2.5.3
Shared (SHD)
√ √
As an output, indicates the master hit a shared
cache block. As an input, indicates the incoming
cache block should be marked shared (S)
√
2.5.4
2.5.5
Data Bus Arbitration Signals
Data bus grant (DBG)
√
Indicates the master may, with proper
qualification, assume ownership of the data bus
√
2.6.1
Data bus write only
(DBWO)
√
Indicates an outstanding write may precede a
pipeline read
√
2.6.2
Table 1-2. Use and Reference for Bus Signals (Continued)
Signal
I
O
Function
Application
Section
Basic L2 MP Opt.
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