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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 66/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-30
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Timing Comments
Assertion--Occurs synchronously one bus clock cycle after
execution of an
lwarx
instruction that sets the internal reservation
condition. On 604 and 604e, RSRV is asserted as late as the fourth
cycle after AACK for a read-atomic operation if the
lwarx
instruction requires a read-atomic operation.
Negation—Occurs synchronously one bus clock cycle after
execution of an
stwcx.
instruction that clears the reservation or as
late as the second bus cycle after TS is asserted for a snoop that clears
the reservation.
2.10.2 External Cache Intervention (L2_INT)—Input
Following are state and timing descriptions for the external cache intervention (L2_INT)
input signal. This signal is not on the 601 or 603.
State Meaning
Asserted—The current data transaction required intervention from
other bus devices.
Negated—The current data transaction did not require intervention.
Assertion/Negation—This signal is sampled by the processor
coincident with the first assertion of TA for a given data tenure.
Timing Comments
2.10.3 Time Base Enable (TBEN)—Input
The time base enable (TBEN) input signal is essentially a count enable for the time base.
Following are state and timing descriptions for TBEN. This signal is not on the 601.
State Meaning
Asserted—The time base should continue clocking.
Negated—The time base should stop counting.
Assertion/Negation—May occur on any cycle and is synchronous
with the system clock.
Timing Comments
2.10.4 TLBI Synchronization (TLBISYNC)—Input
Following are state and timing descriptions for the TLBI synchronization (TLBISYNC)
input signal. This signal is not on the 601 or 604.
State Meaning
Asserted—Instruction execution should stop after
tlbsync
executes.
Negated—Instruction execution can resume after
tlbsync
completes.
TLBISYNC is sampled when HRESET negates to select 32-bit data
bus mode; if TLBISYNC is negated, 32-bit mode is disabled. See
Section 6.3, “32-Bit Data Bus Mode (603).”
Assertion/Negation—May occur on any cycle.
Timing Comments
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