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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 162/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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8-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit microprocessors
In general, an address tenure is followed immediately by its associated data tenure.
Transactions pipelined by a processor complete in strict order except when the system uses
DBWO to allow a processor to perform a snoop push-out operation (or other write
transaction pending in the write queues) between the address and data tenures of a read
operation. This effectively envelopes the write operation within the read operation.
Figure 8-1 shows how DBWO supports enveloped write transactions.
Figure 8-1. Data Bus Write Only Transaction
Care should be used when using the enveloped write feature. For systems that do not
implement this capability, DBWO should remain negated. In systems where this capability
is needed, DBWO should be asserted under the following scenario:
1. The processor initiates a read transaction (either single-beat or burst) by completing
the read address tenure with no address retry (ARTRY negated).
2. Then, the processor initiates a write transaction by completing the write address
tenure with no ARTRY.
3. At this point, if DBWO is asserted with a qualified data bus grant to the processor,
the processor asserts DBB and drives the write data onto the data bus, out of order
with respect to the address pipeline. The write transaction ends with the processor
negating DBB.
4. The next qualified data bus grant signals the processor to complete the outstanding
read transaction by latching the data on the bus. This assertion of DBG should not
be accompanied by an asserted DBWO.
Write Address
AACK
DBG
DBB
DBWO
ABB
BG
2
1
Enveloped Write
Transaction
1
2
Read Address
Write Data
Read Data
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