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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 63/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-27
Timing Comments
Assertion—May be asserted while DBB is asserted or during the
valid DRTRY window. In data streaming mode, the 604/604e does
not recognize TEA the cycle after TA during a read operation due to
the absence of a DRTRY assertion opportunity. TEA should be
asserted for one cycle only.
Negation—TEA must be negated no later than the negation of DBB
or the last DRTRY. The processor deasserts DBB within one bus
clock cycle after the assertion of TEA.
2.9 System Status Signals
Most system interrupt, checkstop, and reset signals are input signals that indicate when
exceptions are received, when checkstop conditions have occurred, and when the processor
must be reset. The processor generates CKSTP_OUT when it detects a checkstop
condition. For detailed descriptions, see Chapter 5, “System Status Signals.”
2.9.1 Interrupt (INT)—Input
Following are state and timing descriptions for the interrupt (INT) input signal.
State Meaning
Asserted—The processor initiates an external interrupt if MSR[EE]
is set and INT remains asserted long enough; otherwise, the
processor ignores the interrupt.
Negated—Normal operation should proceed. See Section 5.4,
“External Interrupt Exception (0x00500).”
Timing Comments
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. The INT input is level-sensitive.
Negation—Should not occur until exception is taken. For the 601,
this signal can be negated after at least three processor clock cycles.
2.9.2 System Management Interrupt (SMI)—Input
Following are state and timing descriptions for the system management interrupt (SMI)
input signal. This interrupt supports power management and is not on the 601.
State Meaning
Asserted—The processor initiates a system management interrupt
exception if MSR[EE] is set.
Negated—Normal operation should proceed. See Section 5.4,
“External Interrupt Exception (0x00500).”
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. The SMI input is level-sensitive.
Timing Comments
Negation—Should not occur until exception is taken.
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